Как сделать Verilog готовым для работы с инструментами САПР после сборки симулятора VCS

Я успешно построил симулятор VCS с некоторой конфигурацией (Default, DualCoreConfig, RoCCExampleConfig и т. Д.) И получил файлы желаний в vism / generated-src. Теперь как я могу использовать / подготовить этот файл в CAD-инструментах (SYNOPSIS)

Нужна ли мне какая-либо обработка для компиляции файла Verilog для запуска в инструментах САПР или как я могу это сделать?

Спасибо


riscv rocket-chip chisel
person Riaz Ul Haque Mian    schedule 20.08.2020    source источник
comment
Я думаю, что САПР имеет в виду автоматизированное проектирование, а не конкретный инструмент.   -  person Light    schedule 20.08.2020

Ответы (1)


arrow_upward
0
arrow_downward

Документация по этому поводу есть на README для Rocket Chip.

В первую очередь вам нужно сделать две вещи:

  1. Заполните любые черные ящики памяти. Вы можете либо изменить включенный scripts/vlsi_mem_gen скрипт, чтобы согласовать его с вашим компилятором памяти (или памятью, сгенерированной вашим компилятором памяти), либо вручную заполнить этот черный ящик. Вы можете найти параметры заблокированных ящиков памяти в vsim/generated_src/*.conf файле.
  2. Запустите VCS с определенной переменной SYNTHESIS.

Если вы создаете Rocket Chip с жестким блоком с плавающей запятой, вы должны включить повторное синхронизацию в своих инструментах VLSI, чтобы получить приличную тактовую частоту (как указано в этом ответе: https://stackoverflow.com/a/39006952/3870549).

person seldridge    schedule 04.09.2020