Финальный звонок для ORConf 2019

Сентябрь, а это значит, что ORConf 2019 уже в пути. Уже восьмой год ведущее международное мероприятие для сообщества разработчиков бесплатного и открытого исходного кода проводится в Бордо, Франция, в выходные с 27 по 29 числа месяца.

Расписание: теперь доступны подробные презентации известных представителей отрасли и сообщества, включая Калисту Редмонд из RISC-V Foundation, Звонимира З. Бандича из CHIPS Alliance, Рика О'Коннера из OpenHW Group, Дэвида Шаха, Тима митро Анселла, Дэна Гисселквиста, Пепейна де Воса. , Эндрю Кац, Стаффорд Хорн и, конечно же, члены Фонда FOSSi, включая Филиппа Вагнера и Джулиуса Бакстера.

Темы варьируются от общего взгляда на движение бесплатного и открытого исходного кода до конкретных ядер и проектов, включая CORE. -V, RudoIV, SCR1, OpenRISC и ASICone, инструменты, в том числе coctb, netlist-paths, GNU poke, TerosHDL и nextpnr, обсуждение набора тестов Embench и многое другое.

Бесплатные общие и оплаченные профессиональные билеты — выручка от лата er используется для финансирования мероприятия, наряду со спонсорством со стороны Western Digital, OpenHW Group, Antmicro, Hudson Trading, Embecosm, Hivenive и самого фонда FOSSi — все еще доступны, а полную информацию можно найти на официальном сайте.

Ассоциация стандартов IEEE утверждает VHDL-2019 как IEEE 1076–2019

Совет Ассоциации по стандартам Института инженеров по электротехнике и электронике (IEEE) официально утвердил стандарт IEEE 1076–2019, более известный как VHDL 2019, что открывает путь к его официальному общедоступному выпуску.

Описание оборудования VHSIC Последний раз язык (VHDL) был формализован в стандарте IEEE в 2008 г. и опубликован в 2009 г. как IEEE 1076–2008. Работа над расширением и улучшением языка привела к предложенному обновлению VHDL-2017, но задержки означали, что VHDL-2017 станет VHDL-2018, а затем VHDL-2019. К счастью, эти задержки, похоже, наконец закончились, и VHDL-2019 станет официальной версией стандарта. Менеджер ассоциации стандартов IEEE Джонатан Голдберг в официальном списке рассылки организации. Поздравляем и благодарим вас за вашу усердную работу!

VHDL-2019 содержит ряд улучшений, многие из которых подробно описаны в VHDL Whiz, включая автоматическую сборку мусора. для устранения утечек памяти, новых процедур и функций, поддержки 64-битных длинных целых чисел и условной компиляции.

Ассоциация стандартов IEEE еще не опубликовала стандарт IEEE 1076–2019, но ожидается, что сделать это в ближайшие недели.

OpenPower присоединяется к Linux Foundation, открывает Power ISA

OpenPower Foundation объявила о заключении союза с Linux Foundation для выпуска архитектуры набора инструкций Power (ISA) в соответствии с разрешающей лицензией, что уже привело к выпуску первого открытого программного ядра Power.

Первый выпуск в 1992 году как PowerPC партнерством Apple-IBM-Motorola AIM, архитектура Power продвигалась OpenPower Foundation, но, несмотря на название, до сих пор никогда не была доступна по бесплатной лицензии или лицензии с открытым исходным кодом.
< br /> Переводя Power ISA в рамках открытой модели — под руководством OpenPower Foundation в рамках Linux Foundation — и делая ее доступной для растущего открытого технического сообщества, мы обеспечим рост инноваций в открытом пространстве аппаратного и программного обеспечения. ускоренными темпами, — утверждает исполнительный директор OpenPower Foundation Хью Блемингс. Возможности того, что организации и отдельные лица смогут разрабатывать на платформе POWER с помощью зрелой экосистемы ISA и программного обеспечения, будут почти безграничными.

Сообщество OpenPower проделало важную работу, чтобы удовлетворить растущие требования предприятий, использующих большие данные для задач искусственного интеллекта и машинного обучения, — добавляет исполнительный директор Linux Foundation Джим Землин. Стремление объединить эти усилия с всемирной экосистемой разработчиков с открытым исходным кодом в проектах The Linux Foundation откроет новый уровень инноваций, предоставив разработчикам во всем мире больший доступ к инструментам и технологиям, которые определят следующее поколение архитектуры Power. ”

Версия Power ISA v3.0B уже доступна для загрузки с «веб-сайта OpenPower Foundation, а первое программное ядро ​​Power с разрешительной лицензией, Microwatt, можно найти на GitHub по лицензии Creative Commons Attribution 4.0.

Инженеры Массачусетского технологического института создали первый чип RISC-V из углеродных нанотрубок

Исследователи из Массачусетского технологического института (MIT) объявили о создании крупнейшего в мире тестового чипа, созданного с использованием транзисторов из углеродных нанотрубок (УНТ), потенциальной будущей замены кремниевых транзисторов в полупроводниках, и он реализует открытую RISC-V ISA.

Это, безусловно, самый передовой чип, созданный на основе любой новой нанотехнологии, перспективной для высокопроизводительных и энергоэффективных вычислений, — заявил профессор Макс М. Шулакер о работе своей группы над тестовым чипом. Существуют ограничения для кремния. Если мы хотим и дальше добиваться успехов в области вычислительной техники, углеродные нанотрубки представляют собой один из наиболее многообещающих способов преодоления этих ограничений. [В этой статье] полностью заново изобретается то, как мы создаем чипы с углеродными нанотрубками.

Работа команды основана на новой методике, получившей название Designing Resiliency Against Metallic CNTs (DREAM), которая, как утверждается, значительно снижает количество дефектов, возникающих при производстве CNT, что позволяет производить чип из 14 000 транзисторов в области, которая ранее была ограничена количеством транзисторов с трехзначным числом.

Подробная информация о DREAM и произведенном ею чипе RV16XNano, который опубликовал специальное сообщение Hello World, чтобы доказать его функциональность, можно найти в журнале Nature.

SweRV EH1 Core получает систему на чипе на основе FuseSoC: SweRVolf

Ядро SweRV EH1, выпущенное Western DIgital, теперь имеет реализацию системы на кристалле (SoC), получившую название SweRVolf, выпущенную CHIPS Alliance на основе сотрудничества между директором FOSSi Foundation Олофом Киндгреном, директором Western Digital по технологиям платформ следующего поколения Звонимиром Бандичем, и уходящий технический директор компании Мартин Финк.

Исследовательская группа CAPS запускает симулятор системы Cycle-Accurate MARSS-RISCV

«Идея состоит в том, чтобы предложить портативный и расширяемый SoC для FPGA и моделирования для экспериментов с ядром SweRV EH1», — объясняет Олоф. «Изначально нацелен на плату Digilent Nexys A7 FPGA и моделирование с помощью Modelsim или Verilator. Используя FuseSoC, это можно быстро перенести и на другие цели.

«Это также свидетельствует о динамичной экосистеме FOSSi, поскольку она объединяет IP-ядра и инструменты от множества разных разработчиков и групп по всему миру для создания проекта с полностью открытым исходным кодом, который можно использовать в промышленности, научных кругах или любопытных любителях. Чтобы привести несколько примеров, помимо ЦП Western Digital, большая часть инфраструктуры AXI исходит от платформы PULP, контроллера DDR2 от Enjoy Digital, интеграции OpenOCD от M Labs и других. Debug IF опирается на работу с низким уровнем RISC, мою собственную FuseSoC и многое другое».

SoC теперь доступна в «репозитории CHIPS Alliance GitHub». Тем временем Мартин Финк объявил, что уходит с поста главного технического директора Western Digital, но останется доступным в качестве консультанта по тому, что компания описывает как «вопросы, касающиеся архитектуры центров обработки данных, включая RISC-V».

Исследовательская группа CAPS в Бингемтонском университете (SUNY-Binghamton) объявила о запуске симулятора микроархитектурной системы для RISC-V (MARSS-RISCV).

MARSS-RISCV [является] настоящим полносистемный симулятор с точностью до цикла для процессоров RISC-V, — объясняет член группы Парикшит Санрайк. MARSS-RISCV может имитировать выполнение приложений, ОС (включая системные вызовы), библиотек, обработчиков прерываний и загрузчиков, цикл за циклом в конвейерных реализациях.

Некоторые функции MARSS-RISCV включает в себя: Истинное полное моделирование системы — моделирует с точностью до цикла выполнение инструкций во всем программном стеке, включая загрузчик, системные вызовы и код ОС, библиотеки, обработчики прерываний, приложения пользовательского уровня и т. д.; полностью настраиваемый одноядерный процессор RISC-V с точностью до цикла, одноядерный ЦП RISC-V с поддержкой RV32GC и RV64GC (версия 2.2 ISA на уровне пользователя, версия 1.10 с привилегированной архитектурой);

«Несколько исполнительных блоков с настраиваемыми задержками (исполнительные блоки могут быть настроены для конвейерной обработки); 2-уровневая иерархия кеша с различными политиками распределения и обработки промахов; Простая модель DRAM, учитывающая обращения к открытым страницам; Разнообразие предикторов ветвлений: бимодальные и двухуровневые адаптивные (Gshare, Gselect, GAg, GAp, PAg, PAp); Поддерживает консоль VirtIO, сеть, блочное устройство, ввод и файловую систему 9P.

Симулятор, который в настоящее время находится в стадии альфа-тестирования и требует отзывов, теперь доступен в репозитории CAPS GitHub.»

Дэн Гисселквист о сохранении логики при добавлении периферийных устройств

Дэн Гиссельквист опубликовал запись в блоге, в которой подробно рассказывается, как добавить множество устройств к шине, не используя много логики в проекте, — увеличив количество периферийных устройств, которые можно включить в данное ядро.

Я не совсем понимаю, почему, но в большинстве случаев, когда я изучаю проект в режиме онлайн, который кто-то разместил на форуме, в нем очень мало компонентов шины. Обычно это ЦП (Microblaze, Nios2 или ARM), некоторая память SDRAM, возможно, флэш-устройство, а затем одно или два других периферийных устройства. Возможно, это будет контроллер SD-карты и контроллер Ethernet, — пишет Дэн. Я никогда не понимал этого. Многие из моих собственных разработок будут иметь такие же периферийные устройства, но, возможно, еще 25. Почему бы не создать больше периферийных устройств, чем несколько?

«Я предполагаю, что большинству людей это обходится слишком дорого. Возможно, именно поэтому я никогда не видел больше пары ведомых устройств в какой-либо конкретной конструкции: одно только межсоединение может занимать почти половину роли, если не больше! (Конечно, в зависимости от размера вашей ПЛИС.) Это, конечно, приводит к интересному вопросу: как получилось, что я не столкнулся с этой проблемой при добавлении в проект более 20 периферийных устройств?

Подробный ответ на загадку Дэна можно найти на веб-сайте ZipCPU.

Пепейн де Вос о формальной проверке с открытым исходным кодом в VHDL

Инженер Пепейн де Вос опубликовал статью о своей работе с формальной проверкой с использованием VHDL и цепочки инструментов с открытым исходным кодом, которая также станет темой его выступления на ORConf в конце этого месяца.

Я верим в важность синтеза с открытым исходным кодом и считаем важным, чтобы инструменты с открытым исходным кодом поддерживали как Verilog, так и VHDL, — пишет Пепейн. На этой неделе мы достигли того, что я считаю важной вехой: я смог синтезировать свой процессор VHDL, а затем официально проверить его ALU, используя инструменты с полностью открытым исходным кодом.

Цепочка инструментов Pepijn основана на Yosys, nextpnr, SymbiYosis, GHDL и плагин ghdlsynth-beta, который позволяет преобразовывать формат синтеза GHDL в промежуточное представление Yosys — цель состоит в том, чтобы в конечном итоге воспроизвести его в Yosys, — объясняет он инструмент.

Мне кажется, формальная проверка звучит сложнее и страшнее, чем она есть на самом деле. Альтернативным описанием является проверка свойств с помощью решателя SAT. Думайте о Quickcheck, а не о Coq. Это намного проще и менее формально, чем использование помощника по корректуре. По сути, вы описываете свойства своего кода, а SymbiYosys компилирует ваш код со свойствами в список соединений и из списка соединений в логическую логику. Затем используется решатель SAT для поиска входных данных для вашего кода, которые (не) удовлетворяют описанным вами свойствам. Это не «доказывает, что ваш код правильный, но доказывает, что он удовлетворяет определенным вами свойствам».

Полный пост Пепейна, включая инструкции по самостоятельному выполнению, доступен на его веб-сайт; посетители ORConf с 27 по 29 сентября также смогут увидеть его выступление на этой теме.

Грег Дэвилл подробно описывает процесс подготовки доски OrangeCrab

Грег Дэвилл построил и начал использовать первые платы OrangeCrab, макетные платы формата Feather, основанные на программируемой пользователем вентильной матрице (FPGA) Lattice ECP5.

Грег подробно описывает процесс производства и доводки плат. во впечатляющей ветке Твиттера, которая началась еще в июле с просмотра файлов проекта KiCad. В начале августа пришли физические платы, и началась сборка. После кропотливой работы первая доска была закончена — и начато воспитание.

Первый шаг воспитания, подайте питание и проверьте правильность напряжения. Все 4 шины питания выглядят нормально, — пишет Грег. Зарядное устройство работает. Статус CHG работает. Зеленый, когда плата питается от внешнего источника питания; Желтый при зарядке; Нет цвета при работе от батареи.

«Я большой поклонник «Обучения точно в срок, приобретая навыки и новые концепции по мере необходимости. Но мне, наверное, следовало изучить, как работает DDR3, прежде чем собирать печатную плату с использованием DDR3… Хотя я делаю успехи!»

Полная ветка доступна в Твиттере, а больше информацию о самом OrangeCrab можно найти в репозитории GitHub проекта.

1BitSquared публикует отчет о ходе производства iCEBreaker

Петр и Даника из 1BitSquared объявили, что производство и отгрузка отладочных плат iCEBreaker FPGA продолжаются, при этом указав на небольшую проблему со случайным переключением на новый светодиод.

Производство идет хорошо, и было довольно гладко, — объясняют пара в обновлении кампании. Мы столкнулись с одной проблемой во время сборки. Петр израсходовал катушку зеленого светодиода, после того как катушка опустела, он начал использовать новую катушку, которую мы получили для остальной части производства. Собрав 60 iCEBreakers с новым зеленым светодиодом, мы были готовы их протестировать. К нашему удивлению, светодиоды были очень яркими, слишком яркими. Оказывается, мы ошиблись при заказе светодиодов, и они были 200 мкд (милликандела) при 4 мА вместо 40 мкд при 20 мА.

«Мы смогли решить проблему, Заказ новой катушки другого зеленого светодиода задержал нас всего на три дня, но все же… Теперь на платах меньше светодиодов, горящих сетчатку, и все снова в деле. Ни на одной из досок, отдаваемых бэкерам, не будет ярких светодиодов. Мы продолжим производство и выполнение, поэтому все больше и больше из вас должны получать уведомления об отправке, поскольку мы продолжаем упаковывать заказы.

Полное обновление доступно на странице проекта Crowd Supply page, сообщает, что в июле было произведено 240 плат и отгружено 182.

Clifford Wolf выпускает реализации Verilog для RISC-V Bitmanip

Клиффорд Вольф опубликовал реализации Verilog для всех предлагаемых в настоящее время инструкций по манипулированию битами (bitmanip) в рамках усилий рабочей группы по расширению RISC-V Bitmanip.

Я написал эталонные реализации Verilog для всех предложенных RISC-V. инструкции bitmanip, — объявил Клиффорд в Твиттере. Я очень доволен результатами. Ядра разрешены согласно лицензии ISC.

Реализации Verilog можно найти в репозитории RISC-V Bitmanip Extension GitHub, наряду с версиями 0.90 и 0.91 предложения, а также часто обновляемый черновик, сценарии сборки, набор тестов и эталонные модели C с соответствующими формальными доказательствами.

Кратко о новостях FOSSi

У вас есть отзывы или новости для включения в будущий информационный бюллетень? Пожалуйста, отправьте это по адресу [email protected].

«GigaDevice запускает замену RISC-V для своих микроконтроллеров Arm GD32.»

  • «Генерация комбинированных детерминированных и псевдоисчерпывающих тестов высокого уровня для процессоров RISC» (предупреждение в формате PDF.)
  • GLIR: графическая библиотека на основе терминала для RISC-V.
  • GHDL, Yosys, SymbiYosys, nextpnr через контейнер Docker.
  • «Использование открытости и модульности RISC-V в космосе.»
  • FSFE представляет REUSE Specification 3.0, дополнительный вспомогательный инструмент.
  • Symbiotic EDA: «Загрузка RISC-V Linux на FPGA с помощью инструментов с открытым исходным кодом — интервью с Дэйвом Шахом»(YouTube.)
  • Semiconductor Engineering: «Обеспечение целостности ядер RISC-V и SoC.»
  • Прототип машины для голосования SSITH на базе RISC-V от DARPA приземлился в деревне для голосования DEF CON 2019
  • OSHWA: «Октябрь — месяц открытого оборудования.»
  • Событие: Форум разработчиков открытого исходного кода, Оттова, 18 сентября.
  • Событие: ORConf 2019, Бордо, 27–29 сентября.
  • Какое захватывающее лето! Мы в FOSSi Foundation рады сообщить, что все наши студенты Google Summer of Code (GSoC) в этом году успешно завершили свои проекты. Уже несколько лет фонд FOSSi выступает в качестве зонтичной организации для нескольких проектов GSoC. Все проекты курировались доверенными членами сообщества, и мы очень рады тому, как хорошо они пошли! Мы очень благодарны всем студентам и наставникам. Благодаря вам экосистема бесплатного оборудования с открытым исходным кодом стала лучше, чем раньше.

    Этим летом Акос Хаднадь вернулся в GSoC, внеся значительный вклад. к фреймворку 1st CLaaS для разработки веб-приложений и микросервисов с аппаратным ускорением (где CLaaS означает Custom Logic as a Service). 1st CLaaS предоставляет коммуникационный канал для приложений для потоковой передачи битов в пользовательскую аппаратную логику и из нее через запросы REST и веб-сокеты. Это сокращает затраты на интеграцию ПЛИС Amazon F1 с месяцев до часов, тем самым делая этот растущий новый мир доступным для любителей и сообщества разработчиков открытого исходного кода.

    Вклад Акоса находится в репозитории GitHub. » Акос подвел итоги своей работы в статье на LinkedIn. Наставником Акоса был Стив Гувер.

    Вклад Алаа Салмана в GSoC 2019 был сосредоточен вокруг основного генератора WARP-V RISC-V, написанного на TL-Verilog. Алаа впервые изучил интеграцию WARP-V с RocketChip, SoC Chisel RISC-V от Калифорнийского университета в Беркли. Цель состояла в том, чтобы использовать инфраструктуру RocketChip SoC и заменить ядро ​​ЦП на различные ядра WARP-V. Это позволит изучить загрузку и производительность Linux с различными конфигурациями WARP-V. Алаа выполнил упражнение по проверке концепции, чтобы расчистить путь для различных задействованных технологий, он определил границу, на которой будет выполняться эта лоботомия, он определил необходимые логические изменения и уточнил график времени на основе открытий. Это подвергало некоторый риск расписанию, поэтому работа Алаа была перенаправлена ​​на определение характеристик реализации и оптимизацию WARP-V. Алаа сгенерировал ценные данные, показывающие компромисс между площадью и тактовой частотой при использовании различных конфигураций WARP-V и настроек инструмента, и определил ключевой критический путь, который был устранен путем изменения параметра для значительного повышения тактовой частоты.

    Вклад Алаа находится в репозитории GitHub. Алаа также подвел итоги своей работы в статье на LinkedIn. Наставником Алаа был Стив Гувер.

    Аквиб Бейг работал над системой уведомлений для LibreCores. Он добавил возможность информировать своих пользователей о проблемах при анализе проекта на LibreCores, о необходимости обновить учетные данные и многое другое. Благодаря этой новой системе уведомлений у нас теперь есть канал обратной связи с владельцами наших проектов, помогающий им получить максимальную отдачу от LibreCores. Подробнее о работе Aquib читайте в его кратком сообщении в блоге.

    Наставником Aquib был Филипп Вагнер при поддержке Амитоша Суэйна.

    Кунал Гулати работал над интеграцией процессора ao486 в многоядерную исследовательскую платформу OpenPiton. Недавно OpenPiton был расширен как JuxtaPiton, который объединил ядра двух разных ISA (SPARC + RISC-V), чтобы изучить, как построить такую ​​разнородную систему ISA. Проект Кунала заключался в подключении ядра X86, чтобы создать новую форму неоднородности ISA. Летом он написал новый преобразователь памяти из интерфейса памяти Avalon ядра в систему памяти P-Mesh от OpenPiton и преобразователь ввода-вывода для обработки нескольких устаревших периферийных устройств (таймеры, часы, контроллер прерываний). Он модифицировал BIOS, поставляемый с эмулятором Bochs X86, чтобы удалить неиспользуемые периферийные устройства, и смог запустить этот BIOS на ao486, подключенном к P-Mesh. Поверх BIOS он построил тесты сборки в загрузочном секторе, который может получить доступ к стандартным периферийным устройствам (UART, SD и т. д.) в OpenPiton, используя ввод-вывод с отображением памяти. Кунал проделал потрясающую работу, чтобы все это заработало, и мы оба узнали много низкоуровневых деталей X86. Спасибо, Кунал!

    Статья на Medium Кунала более подробно объясняет его вклад и содержит ссылки на PR, которые он сделал в рамках проекта. Наставником Кунала был Джонатан Балкинд.

    Нэнси Чаухан работала над улучшением LibreCores CI на примере: переключив непрерывную интеграцию для ядра mor1kx OpenRISC CPU на использование LibreCores CI. Ее работа включала улучшения нескольких инструментов, используемых в конвейере сборки, от Docker и Jenkins до yosys и edalize. CI теперь включает шаги для запуска моделирования Icarus Verilog с различными конфигурациями mor1kx (например, с кэшем данных и без него) и синтезом Yosys для отчета об использовании ресурсов ядра.

    Нэнси резюмировала свою работу в a Запись в блоге Фонда FOSSi. Наставниками Нэнси были Олег Ненашев и Стаффорд Хорн.

    Решаб Шарма работал над улучшениями LLVM для RISC-V GPGPU. Недавно, в рамках развивающейся многоядерной программы BaseJump RISC-V GP-GPU с открытым исходным кодом, У. Вашингтон выпустил многоядерный процессор RISC-V с открытым исходным кодом с 496 ядрами, который 695 миллиардов операций RISC-V в секунду при площади 12 мм2. Кремний запущен и работает в лаборатории и побил несколько мировых рекордов как по пропускной способности инструкций RISC-V, так и по энергоэффективности RISC-V. Проект второго поколения разрабатывается на основе результатов первого поколения с целью улучшения программируемости. Этот проект GSoC был направлен на расширение реализации 32-битного компилятора RISC-V LLVM, чтобы позволить 32-битной ISA RISC-V использовать 64-битные указатели для доступа к большому пулу DRAM, но сохранить 32-битные указатели для доступа к локальной памяти. Решаб Шарма ловко справился с этой сложной задачей, бороздя опасные воды LLVM, используя опыт сообщества LLVM и изучая множество вариантов, пока, наконец, не нашел эффективное комбинированное решение.

    Запрос на включение с помощью резюме в виде комментария доступно на GitHub. Решаб обобщил свои выводы в блоге в блоге Фонда FOSSi. Наставником Решаба был Майкл Тейлор.

    Зак Женг улучшил микроархитектуру Ariane, 64-разрядного ядра RISC-V прикладного класса с открытым исходным кодом. В частности, его вклад включал улучшения IPC за счет использования нового глобального предиктора и превращения процессора в суперскалярную реализацию. Чтобы поддерживать более высокую пропускную способность инструкций, Заку пришлось расширить интерфейс выборки инструкций для поддержки 64-битных пакетов выборки. Это включало модификацию модуля повторного выравнивания инструкций, который обрабатывает 16-битные сжатые инструкции. На следующем этапе Заку пришлось адаптировать интерфейс прогнозирования ветвлений для работы с расширенным интерфейсом выборки инструкций. Кроме того, он добавил новый глобальный предиктор (GSHARE). Наконец, он добавил второй порт задачи на этап выполнения, а также еще одно арифметико-логическое устройство (ALU), чтобы в полной мере использовать возможности двойной задачи. Кроме того, он оценил свой вклад как в увеличение IPC, так и в использование ресурсов FPGA.

    Подробное объяснение вы можете найти на его странице проекта GSoC. Наставником Зака ​​был Флориан Заруба.

    — Филипп Вагнер, директор Free and Open Source Silicon Foundation (FOSSi)

Подпишитесь, чтобы получить El Correo Libre прямо на свой почтовый ящик.

Эль Коррео Либре Выпуск 19