Платформа PULP представляет гетерогенную исследовательскую платформу HERO

– Джулиус Бакстер, директор Free and Open Source Silicon Foundation (FOSSi)

Команда Parallel Ultra-Low Power Platform (PULP) официально представила последнюю разработку проекта: HERO, открытую гетерогенную исследовательскую платформу, основанную на многоядерном ускорителе RISC-V.

Семинар по автоматизации проектирования с открытым исходным кодом (OSDA) запускает набор участников

«HERO сочетает в себе параллельный многоядерный ускоритель с открытым исходным кодом на основе PULP, реализованный на FPGA, с жестким многоядерным хост-процессором ARM Cortex-A, работающим под управлением Linux с полным стеком», — поясняет команда. «HERO — это первая гетерогенная системная архитектура, в которой мощный многоядерный хост ARM сочетается с высокопараллельным и масштабируемым многоядерным ускорителем на основе ядер RISC-V.

«HERO предлагает полную аппаратную и программную платформу, которая совершенствует современное искусство прозрачного программирования ускорителей с использованием модели ускорителя OpenMP v4.5. Программист пишет один исходный файл приложения для хоста и использует директивы OpenMP для распараллеливания и разгрузки ускорителя. Детали более низкого уровня, такие как разные ISA, а также общая виртуальная память (SVM) между хостом и ускорителем, обрабатываются нашей гетерогенной цепочкой инструментов, основанной на GCC 7, библиотеках времени выполнения, драйвере ядра и наших аппаратных IP-адресах с открытым исходным кодом. Таким образом, HERO значительно упрощает программирование гетерогенных систем и формирует полную основу для будущих исследований системного уровня и промышленного проектирования, включая как аппаратную, так и программную часть гетерогенных систем».

Созданный для поддержки проекта Eurolab-4-HPC2, HERO основан на оценочной плате Xilinx Zync ZX706 с восьмиядерным 32-битным процессором Mr. Кластер Wolf» PULP с 256 КБ общей блокнотной памяти L1, 4 КБ общего кэша инструкций L1, 256 КБ общей блокнотной памяти L2 и памяти инструкций, а также недавно разработанным блоком управления памятью ввода-вывода «Remap Address Block (RAB)» (IOMMU) содержит 32 записи L1 переменного размера и 1024 резервных буфера транзакций (TLB) для записей размером страницы.

Дополнительную информацию можно найти на «сайте документации» проекта, а «software development kit» и «bigPULP IP» можно найти в соответствующих репозиториях GitHub под лицензией Apache License 2.0 и SolderPad Hardware License 0.51 соответственно.

Организаторы семинара по автоматизации проектирования с открытым исходным кодом 2019 года, проводимого совместно с Конференцией по проектированию, автоматизации и тестированию в Европе (DATE), объявили конкурс для участников со сроком подачи заявок 17 декабря 2018 года.

Целью этого однодневного семинара является объединение представителей промышленности, академических кругов и любителей для изучения, распространения и налаживания связей в рамках текущих усилий по автоматизации открытого проектирования с целью обеспечения беспрепятственных исследований и разработок, повышения качества EDA. , а также снижение барьеров и рисков для входа в отрасль, — поясняют организаторы мероприятия. Эти цели особенно актуальны из-за недавних усилий в Европейском союзе (и за его пределами), которые требуют «открытого доступа для финансируемых государством исследований как к опубликованным рукописям, так и к любому коду, необходимому для воспроизведения его выводов».
< br /> Перечислены интересующие темы, включая, помимо прочего, инструменты FPGA с открытым исходным кодом, интеллектуальную собственность с открытым исходным кодом для работы на указанных FPGA, методологии проектирования, предоставляемые с открытым исходным кодом, включая альтернативные языки описания оборудования (HDL), предложения. о слабых сторонах и будущих направлениях движения FPGA с открытым исходным кодом, а также тематические исследования по лицензированию, финансированию и коммерциализации аппаратных проектов с открытым исходным кодом.

Заявки принимаются до 17 декабря 2018 г., а само мероприятие состоится в пятницу, 29 марта 2019 года, во Флоренции, Италия. Дополнительная информация доступна на официальном веб-сайте, ссылка на которую появится в ближайшем будущем.

Фонд FOSSi объявляет о первом мероприятии FOSSi Fiesta в районе залива

Фонд Free and Open Source Silicon Foundation (FOSSi Foundation) объявил FOSSi Fiesta, неформальные встречи с участием сообщества с беседами и дискуссиями, которые начнутся с Bay Area FOSSi Fiesta 14 октября.

“ Во второй половине дня 14 октября состоится первое мероприятие Bay Area FOSSi Fiesta. Полунеформальная встреча для всех, кто интересуется Open Source Silicon», — объясняют организаторы мероприятия. Присоединяйтесь к нам, чтобы повеселиться с FOSSi. Будет несколько презентаций и время, чтобы сесть и обсудить с коллегами из FOSSista. После этого мы выходим и едим вместе для тех, кто заинтересован.

Первое мероприятие будет организовано Western Digital в Сан-Хосе, подтвердил Фонд. Хотя посещение Bay Area FOSSi Fiesta бесплатное, требуется регистрация, чтобы можно было управлять номерами. Заинтересованные стороны могут зарегистрироваться для участия и, при желании, для выступления на мероприятии или просто узнать больше на официальном веб-сайте до закрытия приема заявок в полдень по тихоокеанскому стандартному времени 11 октября.

Уильям Д. Джонс переносит MicroPython на TinyFPGA BX

Разработчик Уильям Д. Джонс объявил об успехе проекта по переносу популярной среды программирования MicroPython, подмножества Python, предназначенного для использования на микроконтроллерах и встроенных процессорах, на открытую плату разработки оборудования TinyFPGA BX Люка Валенти.

“ По состоянию на 30 минут назад плата @TinyFPGA BX теперь имеет полную поддержку в инструменте litex-buildenv @mithro», — написал Уильям о запросе на вытягивание GitHub, с которого начался проект. Почему это важно для меня, случайного разработчика ПЛИС, спросите вы? Поддержка Litex-buildenv позволяет TinyFPGA поддерживать MicroPython!

«Примерно 3 минуты назад у меня появилась подсказка Micropython от TinyFPGA BX, — написал Уильям в Twitter всего через два дня. Поддержка будет запущена в ближайшее время, нужно еще кое-что подготовить. Кроме того, мы представим более содержательную демонстрацию.

Эта демонстрация была представлена ​​в виде семисекундного видео, демонстрирующего работу MicroPython непосредственно над TinyFPGA BX, получившего высокую оценку. как потрясающая работа дизайнера плат Люка Валенти. Порт еще не был публично выпущен, но прогресс можно отслеживать в профиле GitHub Уильяма. написал подробный обзор в блоге ZipCPU, включая интервью с Люком, а Клеменс Валенс из Elektor Magazine опубликовал обзор, в котором описывается как серьезная плата это может быть полезно во многих приложениях.

Verilator 4.0 представлен на ORConf

Уилсон Снайдер официально представил последнюю версию инструмента Verilator, Verilator 4.0, на мероприятии ORConf 2018, впервые представив многопоточное создание моделей.

Первоначально продукт Core Logic Group корпорации Digital Equipment Corporation (DEC) , Verilator был создан для преобразования кода Verilog в код C. Компания DEC использовала его для помощи в разработке процессора Alpha, поэтому в 1998 году компания решила выпустить его исходный код под разрешительной лицензией. что делает его одной из самых быстрых утилит преобразования в своем роде — примерно в 100 раз быстрее, чем его интерпретируемый симулятор Verilog.

Ответвление Verilator 4.0, официально анонсированное Уилсоном Снайдером во время доступности, включает ряд улучшений и улучшений по сравнению со старой веткой 3.9. Главным из этих улучшений является добавление функции многопоточной генерации моделей, значительно повышающей производительность современных многоядерных процессоров до десяти раз по сравнению с одноядерным предшественником, а также оптимизация для больших блоков, поддержка аргументов времени выполнения и ряд исправлений. для ошибок в более ранних версиях.

Последняя версия инструмента на момент написания — Verilator 4.004; дополнительную информацию об этом выпуске, а также документацию по установке и использованию можно найти на веб-сайте Veripool.

Western Digital публикует руководство по сборке Fedora GNOME RISC-V

Специалист по хранению данных Western Digital в рамках своей инициативы по переходу на открытую архитектуру набора инструкций RISC-V в своем портфолио продуктов для обработки хранилищ опубликовал полное руководство по сборке, установке и загрузке варианта Fedora Linux GNOME для настольных ПК на Плата для разработки SiFive HiFive Unleashed на базе RISC-V.

Цель этого документа — поделиться инструкциями по настройке оборудования и сборке исходного кода для запуска рабочего стола Fedora 29 GNOME на плате HiFive Unleashed, — пишет Атиш Патра из Western Digital. Предполагается, что вы знаете, как настроить среду разработки RISC-V.

В инструкциях требуется как сама плата HiFive Unleashed, основанная на 64-битной RISC-V SiFive Freedom U540 система-на-чипе (SoC), а также надстройка Microsemi HiFive Unleashed Expansion Board, графическая карта AMD Radeon на базе Caicos, USB-адаптер PCI Express и хранилище SATA или NVMe для самой операционной системы. Не рекомендуется использовать образ с карты microSD, — предупреждает Атиш.

Следуя инструкциям, пользователь должен получить полнофункциональный рабочий стол Linux, что доказывает потенциал RISC-V. и аналогичные бесплатные микросхемы с открытым исходным кодом в качестве альтернативы процессорам для настольных компьютеров.

Полное руководство можно найти в репозитории GitHub Western Digital.

«Пришло время для новых компьютерных архитектур», — говорит Дэвид Паттерсон.

Вице-председатель Фонда RISC-V Дэвид А. Паттерсон, лауреат премии ACM AM Turing Award 2017 за работу над прототипом процессора RISC-1, который станет архитектурой Sun SPARC, и за учебник Микроархитектура компьютеров: количественный подход, возобновил свой призыв к новым компьютерным архитектурам, объявив при этом, что эра закона Мура закончилась.

Выступая на конференции @Scale 2018, на которой присутствовал и выступил IEEE Spectrum , Дэвид заявил, что отрасль в 15 раз отстает от того, где мы должны быть в соответствии с законом Мура, все еще действующими, ссылаясь на наблюдение, ставшее жесткой целью соучредителя Intel Гордона Мура, что количество транзисторов на переднем крае процессор имеет тенденцию к удвоению примерно каждые 18 месяцев. Мы живем в эпоху после принятия закона Мура.

Дэвид заявил, что это дает возможность для инноваций: Это золотой век компьютерной архитектуры, — сказал он участникам, повторив название совместной лекция, прочитанная с Джоном Л. Хеннесси на конференции Международного симпозиума по компьютерной архитектуре (ISCA) 2018. Революционно новые аппаратные архитектуры и новые языки программирования, предназначенные для решения определенных типов вычислительных задач, только и ждут, чтобы их разработали. Награды Тьюринга ждут, чтобы их получили, если бы люди просто работали над этими вещами.

Краткое изложение презентации Дэвида на мероприятии можно найти на IEEE Spectrum. .

Arm отвечает на растущую угрозу FOSSi «бесплатным» IP-адресом Cortex

Гигант в области встраиваемых процессоров Arm объявил о новой инициативе по предоставлению разработчикам IP-адресов процессоров Cortex специально для использования с FPGA, но его предложения в значительной степени свободны как пиво, а не свободны как речь.

После катастрофического решения компании запустить маркетинговый сайт, специально предназначенный для атаки на RISC-V, реакция Arm на растущий интерес и коммерческое распространение IP FOSSi изменилась: теперь компания выпускает Cortex-M1 и Cortex- Основная интеллектуальная собственность M3 на условиях бесплатной лицензии, чтобы убедить разработчиков придерживаться собственной экосистемы и архитектуры Arm. Ядро -M1 — вариант Cortex-M0, адаптированный для использования с FPGA — будет доступен сразу, а более мощный Cortex-M3 будет доступен где-то в ноябре. Чтобы использовать ядра, разработчики должны использовать одобренные Xilinx FPGA и согласиться с лицензией, которая исключает их использование для обратного проектирования, для целей, не связанных с разработкой и поставкой продукта, а также для сравнительного анализа с другими ядрами.

Подробности Программу Arm можно найти на сайте DesignStart FPGA компании.

Фонд RISC-V запускает конкурс на разработку программных ядер ЦП

Фонд RISC-V вышел на сцену ORConf 2018, чтобы объявить о запуске конкурса на разработку программного ядра процессора в партнерстве с Google, Antmicro и Microsemi, ориентированного на 32-разрядную архитектуру RV32I с дополнительными стандартными расширениями или без них.

Конкурс проводится по четырем показателям: наименьшая реализация на Microsemi SmartFusion 2 или Igloo 2 и на ПЛИС Lattice iCE40 UltraPlus; и высочайшая производительность на тех же ПЛИС. Наименьшая метрика должна оцениваться на основе общего количества используемых ресурсов, включая логические элементы, математические блоки и внутреннюю оперативную память, при этом производительность используется для разрешения конфликтов; метрика наивысшая производительность должна оцениваться с помощью эталонного теста Dhrystone, скомпилированного с параметрами -O3 и -fno-inline.

Заявки должны быть должны быть предоставлены в Verilog, пройти тест RV32I ISA и загрузить приложения Philosophers и Synchronization Zephyr и должны быть представлены в виде репозиториев GitHub с лицензией в стиле BSD. 25 плат с ПЛИС Igloo 2 и SmartFusion 2 от MIcrosemi на каждой из них предоставляются участникам бесплатно по запросу. Первый приз – 6000 долларов; второй приз — 3000 долларов США, а также Splash Kit и iCE40 UltraPlus MDP; а третий приз — 1000 долларов плюс оценочный комплект PolarFire и доска iCE40 UltraPlus Breakout Board.

Полная информация об участии доступна на официальном веб-сайте. ноября.

Дэн Гиссельквист выпускает конвейерный генератор БПФ с открытым исходным кодом

Дэн Гиссельквист из Gisselquist Technology и ее проекта ZipCPU выпустил инструмент для создания пользовательских ядер быстрого преобразования Фурье (БПФ) вместе с подробным руководством по его разработке и использованию.

Мне нужно было БПФ. который мог бы обрабатывать две входящие выборки за такт, иначе у меня не было бы шанса применить мой алгоритм обработки GPS на основе БПФ в реальном времени, — объясняет Дэн свое вдохновение. С момента создания этого ядра я обнаружил, насколько универсально применимо ядро ​​БПФ. В результате я расширил первоначальную возможность БПФ, которую я создал, чтобы обрабатывать некоторые из наиболее распространенных вариантов использования. Это БПФ не только обрабатывает высокоскоростной входной сигнал с двумя отсчетами за такт, но и теперь может обрабатывать типичный случай одного входного отсчета за такт или даже половину или треть этой скорости. Отчасти я надеюсь, что с этим изменением я смогу легко обрабатывать аудиосэмплы со скоростью, намного меньшей, чем может обрабатывать конвейер БПФ.

Чтобы поддержать свою работу с ядрами БПФ, генератор Дэна создает БПФ из произвольного размера с различными вариантами конфигурации. Эти функции делают этот модуль конвейерного БПФ с открытым исходным кодом очень отличным, — объясняет Дэн, — и уникальным среди других открытых HDL-ядер, которые вы можете найти.

блог о проекте Дэна детализирует назначение БПФ, создание генератора, его использование и формальную проверку создаваемых им ядер. Сам инструмент, тем временем, доступен на GitHub под Стандартной общественной лицензией GNU 3, хотя Дэн указал, что рассматривает возможность повторного лицензирования этого с более разрешительной лицензией.

Кратко о новостях FOSSi

У вас есть отзывы или новости для включения в будущий информационный бюллетень? Пожалуйста, отправьте это на [email protected]. Подпишитесь, чтобы получить El Correo Libre прямо на свой почтовый ящик.

«Исходный код Trainwreck RISC-V 1.0 загружен на GitHub для «археологических» целей.»

Эль Коррео Либре Выпуск 8