Я застрял в следующей ситуации
Я разрабатываю проект vhdl для uart. Есть два компонента, а именно uart_rx.vhd и uart_tx.vhd.
Я полагаю, что uart_tx изначально переходит в состояние Mark после получения значения «0», чтобы сигнализировать: готов. Сигнал Готов не инициализирован, т.е. готов = 'U'.
uart_tx ожидает ввода от uart_rx.vhd. Как только uart_tx получает '0' от uart_rx, FSM переходит в Start вместо Mark.
Вот алгоритм, который я использовал:
if ready = o
state <= Mark
else
state <= Start