Симулятор показывает неверный ввод

Я написал тестовую программу для программы на verilog. Странная проблема заключается в том, что симулятор показывает ввод, совершенно отличный от того, который я предоставил в качестве ввода. Таким образом, выход также влияет. Почему это происходит? Я тестирую код в Xilinx. Вот испытательный стенд

мой ввод 1010101 симулятор показывает 0110101

module HamDecoderTop;

// Inputs
reg clk;
reg rst;
reg [6:0] hword;

// Outputs
wire [3:0] data;


HammingDecoder uut (
    .clk(clk), 
    .rst(rst), 
    .hword(hword), 
    .data(data)
);

initial begin
    // Initialize Inputs
    clk = 0;
    rst = 0;

    #1 rst =1;

    #10 hword = 1010101;


end

always
#2 clk=~clk;

endmodule

Вот что показывает симулятор.