Я новичок в VHDL. моя проблема в том, что я не могу найти правильный синтаксис для записи или чтения из массива std_logic_vector. я инициализирую массив как таковой:
TYPE eleven_samples_in IS ARRAY ( 0 TO 10 ) OF STD_LOGIC_VECTOR( 87 DOWNTO 0 );
и я пытаюсь обратиться к нему как таковому:
odd: for i in 1 to 6 generate
node: compare_level
port map(
input => eleven_samples_in(i*2 - 1)(79 DOWNTO 0),
output => eleven_samples_out(i*2 - 1)(79 DOWNTO 0 )
);
end generate odd;
Or :
port map(
input => eleven_samples_in(i*2 - 1,79 DOWNTO 0),
output => eleven_samples_out(i*2 - 1,79 DOWNTO 0 )
);
end generate odd;
Но я получаю ошибки, такие как:
Ошибка (10409): ошибка преобразования типа VHDL в Median_Filter.vhd(45): преобразованный тип объекта рядом с текстом или символом «eleven_samples_in» должен соответствовать типу std_logic_vector целевого объекта
Я искал в Интернете и не нашел ничего, что работало.
огромное спасибо за помощь .