Я пытаюсь реализовать модуль ПЗУ и построил для него тестовый стенд. Синтаксис проверки для rom.vhd показывает «правильно», и он также показывает «правильно» файл тестового стенда, но когда я нажимаю на simluate, он показывает некоторую ошибку.
Ниже приведен код и отображаемая ошибка.
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
----------------
entity rom is
port ( clk : in std_logic ;
address : in integer range 0 to 15 ;
data_out : out std_logic_vector( 7 downto 0 )) ;
end entity ;
------------------
architecture arch of rom is
signal reg_address : integer range 0 to 15 ;
type memory is array ( 0 to 15 ) of std_logic_vector( 7 downto 0 ) ;
constant myrom : memory := (
2 => "11111111" , --255
3 => "11010101" ,
4 => "01101000" ,
6 => "10011011" ,
8 => "01101101" ,
9 => "00110111" ,
others => "00000000" ) ;
begin
process(clk)
begin
if( clk'event and clk = '1' ) then
reg_address <= address ;
end if ;
end process ;
---------------
data_out <= myrom(reg_address) ;
end architecture ;
файл тестового стенда:
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
----------------
entity rom_tb is
end entity ;
-----------------------
architecture tb of rom_tb is
component rom is
port ( clk : in std_logic ;
address : in integer range 0 to 15 ;
data_out : out std_logic_vector( 7 downto 0 )) ;
end component ;
--------------------------
signal clk_tb : std_logic := '0' ;
signal address_tb : integer := 0 ;
signal data_out_tb : std_logic_vector( 7 downto 0 ) ;
--------------------------
begin
dut : rom port map (
clk => clk_tb ,
address => address_tb ,
data_out => data_out_tb ) ;
------------------
clk_tb <= not clk_tb after 20ns ;
address_tb <= 1 after 30ns ,
2 after 60ns ,
3 after 90ns ,
4 after 120ns ,
5 after 150ns ,
6 after 180ns ,
7 after 210ns ,
8 after 240ns ,
9 after 270ns ,
10 after 300ns ,
11 after 330ns ,
12 after 360ns ,
13 after 390ns ,
14 after 420ns ,
15 after 450ns ;
end architecture ;
ошибка:
ОШИБКА: Симулятор: 29 - при 0 нс: в rom_tb(tb), файл D:/VHDLPrograms/Tb/ROM/rom_tb.vhd: карта портов по умолчанию для ПЗУ объекта в ПЗУ компонента подключает локальный адрес порта типа INTEGER к std_logic_vector тип порта объекта.
clk_tb <= not clk_tb after 20ns;
, не могут быть синтезированы, верно? - person Bill Lynch   schedule 11.07.2013