Zybo Zynq-7000 clk в ucf?

Недавно я купил себе плату разработчика Zybo Zync-7000, чтобы выполнять некоторые школьные задания и возиться с ней дома, но когда я впервые собирался достать часы из своего UCF, я наткнулся на это.

## Clock signal
#NET "clk"        LOC=L16 | IOSTANDARD=LVCMOS33; #IO_L11P_T1_SRCC_35    
#NET "clk" TNM_NET = sys_clk_pin;
#TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 125 MHz HIGH 50%;

Я знаю, что мне, вероятно, просто нужно взять первую строку, чтобы мой сигнал clk заработал, но для чего все остальное? Или я ошибаюсь и нужно ли мне все это?

В школе у ​​нас было другое оборудование, и там оно было немного проще.

Заранее спасибо.


zynq clock vhdl
person TheAlPaca02    schedule 24.05.2014    source источник

Ответы (1)


arrow_upward
1
arrow_downward

Я предполагаю, что вы используете ISE, а не новый Vivado, поскольку только ISE использует файлы ограничений UCF.

## Clock signal

Эта строка является комментарием о том, к чему относятся следующие строки.

#NET "clk"        LOC=L16 | IOSTANDARD=LVCMOS33; #IO_L11P_T1_SRCC_35

Эта строка указывает, к какому физическому контакту (LOC=L16) на FPGA подключен тактовый вход (входная цепь с именем «clk» на верхнем уровне VHDL) вне кристалла. В нем также указано, что в сигнале используется низковольтная сигнализация CMOS 3,3 В.

#NET "clk" TNM_NET = sys_clk_pin;

Это просто присваивает сети имя синхронизации. Для конкретных временных ограничений вместо имени цепи (внутреннего VHDL) будет использоваться имя синхронизации.

#TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 125 MHz HIGH 50%;

Это указывает, что синхронизация "sys_clk_pin" (преобразуется в сеть VHDL "clk") должна иметь частоту 125 МГц и рабочий цикл 50%. Инструмент должен знать это, чтобы определить, как маршрутизировать сигналы, не нарушая настройки триггера или время удержания. Имя «TS_sys_clk_pin» — это просто идентификатор этого конкретного ограничения.

Правильное ограничение дизайна очень важно, когда вы близки к заполнению детали или если вы хотите запустить ее на более высокой тактовой частоте. Вы можете найти огромное количество информации в руководстве по ограничениям Xilinx для ISE: http://www.xilinx.com/itp/xilinx10/books/docs/cgd/cgd.pdf

Если вы не укажете временные ограничения для своего проекта, инструменты, как правило, выдадут предупреждение об отсутствии ограничений и сообщат вам, как быстро вы можете выполнить его в конце, не вызывая ошибок. Временные ограничения для часов являются наиболее важными. Обычно вам нужны только другие временные ограничения для синхронных входов и границ тактовых импульсов.

Обратите внимание, что все 4 строки в настоящее время фактически закомментированы (с #). Если вы хотите использовать 3 функциональные строки, вам необходимо удалить обозначение комментария.

person QuantumRipple    schedule 30.05.2014