Просто из потока тестера (без изменений в дизайне) есть ли быстрый способ утверждать, что все сигналы проекта инициализируются во время сброса?
В конструкции используется синхронный активный низкий сброс.
На переднем фронте сброса я хочу утверждать, что каждый сигнал в проекте не является буквой «U», без необходимости вызывать каждый сигнал или архитектуру.
Использование VHDL 2008, Modelsim 10.1c с HDL Designer.
all
конкретными именованными классами сущностей. Это означает, что на языке VHDL не существует способа проверки каждого сигнала в разработанном проекте с утверждением или объявлением PSL без его прямого указания. Я добавил тег modelsim, чтобы попытаться привлечь больше ответов на вопросы об инструментах. - person   schedule 18.10.2014