Можно ли модифицировать Verilog, сгенерированный Qsys, до синтеза Quartus?
Я разработал компонент под Qsys. Я добавил файл design.qsys в свой проект Quartus (14.0) и выбрал его как «верхнего уровня».
Qsys сгенерирует верхний компонент verilog с именем design.v, но если я его изменю, Quartus сотрет мои изменения при синтезе проекта.
Я хочу модифицировать верхний компонент для «экспорта» некоторого сигнала avalon на ввод / вывод fpga (выбор микросхемы и запись), чтобы увидеть его на моем осциллографе.
