Я разрабатываю реализацию Master-Slave D Flip Flop в ModelSim. После компиляции (Compile > Compile All) я набираю vsim в консоли, и появляется единственная ошибка:
# vsim
# Start time: [time]
# Error loading design
Есть ли способ сделать vsim более подробным в отношении того, что происходит не так? Или, наоборот, может кто-нибудь сказать мне, что я делаю неправильно?
Для справки мой код ниже:
методы.v
module dFlipFlop(
D,
Clk,
En,
Q
);
input D, Clk, En;
output Q;
reg Q;
always @ (posedge Clk)
if(~En) begin
Q <= 1'b0;
end else begin
Q <= D;
end
endmodule
module masterSlaveDFF(
D,
Clk,
En,
Q
);
input D, Clk, En;
output Q;
wire Y, inClk;
assign inClk = ~Clk;
dFlipFlop first (.D(D), .Clk(Clk), .En(En), .Q(Y));
dFlipFlop second (.D(Y), .Clk(inClk), .En(En), .Q(Q));
endmodule
dflipflop.v (мой тестовый стенд)
`include "methods.v"
module masterSlaveTest();
reg D, Clk, En, Q;
initial begin
$monitor(D, Clk, En, Q);
D = 1;
Clk = 1;
En = 0;
#5 $finish;
end
always begin
#5 Clk = ~Clk;
end
endmodule
