Я загружаю RISC-V в Zedboard и запускаю тест (предоставленный в riscv-tools) без загрузки riscv-linux, в этом случае:
./fesvr-zynq median.riscv
Он заканчивается без ошибок, давая в результате количество циклов и инстретов.
Моя проблема в том, что мне нужна дополнительная информация, я хотел бы знать контекст процессора после выполнения (значения банка регистров и память), а также результат, предоставляемый алгоритмом. Есть ли способ узнать это по выполнению FPGA? Я знаю, что это можно сделать с помощью симулятора, но мне нужно запустить его на ПЛИС. Спасибо.
