Пытаюсь найти Fmax в VHDL, но получаю лишний цикл задержки

есть ли проблема с использованием sum_r в качестве вывода?

Вам не нужны входные и выходные регистры, если вы рассматриваете это АЛУ как чистую комбинаторную логику. Fmax после того, как вы их удалили, исчезнет, ​​затем будет зависеть от того, от чего он подключен и к чему он подключен, и только если входящий - из регистров, а исходящий - в регистры. Если это только логика, идущая от входа к выходу и от входного контакта к выходному контакту, я думаю, что чрезвычайно сложно сказать, какова задержка распространения, и программное обеспечение поставщиков, таких как Altera и другие современные поставщики, не имеет инструментов, которые адекватны для такого рода анализ.

Вот почему вы услышите, как люди говорят о трудностях проектирования асинхронной логики.

Я думаю, что такой тонкий анализ трудно выполнить с уверенностью и точностью. Так как для вас задержка распространения будет в пикосекундах. Даже в литературе трудно найти какие-либо количественные ответы на задержку распространения.

Почему это сложно? помните, что задержка распространения определяется общей емкостью пути, есть способ оценить задержку распространения для транзисторов, но я не знаю глубоких деталей внутренней конструкции LUT, поэтому я не могу дать вам хорошую оценку. Так что это сильно зависит от семейства, процесса производства, конструкции FPGA и того, подключена ли нагрузка к IO.

Однако вы можете сделать свои собственные оценки, перейдя к логическому планировщику, посмотреть на путь и предположить задержку распространения около 20-100 пс на LUT, через которую он проходит.

См. изображение ниже.

То, что вы пытаетесь разработать, - это ALU. По определению, ALU теоретически должен быть просто комбинаторной логикой.

Поэтому, строго говоря, ваш код сумматора должен быть только таким.

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity adder is 
    port( 
        a : in unsigned(3 downto 0); 
        b : in unsigned(3 downto 0); 
        sum : out unsigned(3 downto 0)
    );  
end adder; 

architecture rtl of adder is 
begin 
    sum <= a + b; 
end rtl; 

Где часы не требуются, так как эта функция действительно является комбинаторным процессом.

Однако, если вы хотите, чтобы ваш ALU перешел на стадию, как я описал, то, что вы должны сделать, это на самом деле это

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity adder is 
    port( 
        clk : in STD_LOGIC; 
        a : in unsigned(3 downto 0); 
        b : in unsigned(3 downto 0); 
        sum : out unsigned(3 downto 0)
    );  
end adder;

architecture rtl of adder is 

signal a_r, b_r, sum_r : unsigned(3 downto 0); 
signal internal_sum : unsigned(3 downto 0);

begin 
    sum <= sum_r;
    internal_sum <= a_r + b_r; 

    process(clk) 
    begin 
        if (rising_edge(clk)) then 
            a_r <= a;
            b_r <= b;
            sum_r <= internal_sum;
        end if; 
    end process;
end rtl; 

Вы не упомянули о выполнении, поэтому я не буду обсуждать это здесь.

Наконец, если вы используете Altera, у них есть очень хорошая программа просмотра RTL, которую вы можете посмотреть, чтобы увидеть свой синтезированный дизайн. В разделе Инструменты->Просмотр списка соединений->Просмотрщик RTL.