Можно ли синтезировать разделение справочной таблицы в дизайне ASIC/FPGA? Есть ли смысл?

Я изучал способы сделать эффективный проект FPGA (чтобы стать дизайном ASIC), который включает операции деления простых 32-битных двоичных чисел.

Я обнаружил, что наиболее быстрый способ сделать это - использовать LUT (таблицу поиска), а не генерировать сложную логику деления. Это нормально, однако, когда я думаю об ASIC, я представляю себе физический микрочип с цифровой логикой внутри, я не могу представить, чтобы поместить внутрь целую таблицу для выполнения деления. Я могу понять, что это имеет смысл в FPGA, потому что у него много ресурсов, включая встроенную память и т. Д., Но не на окончательной ASIC.

Мой вопрос: LUT действительно можно синтезировать в конструкции ASIC? Так ли на самом деле делаются чипы, которым нужна операция деления?

Кроме того, ЛУТ занимает меньше места, чем создание модуля деления??

Я совсем нуб в этом, спасибо за ваш вклад.


fpga division synthesis asic
person sujeto1    schedule 10.11.2016    source источник

Ответы (2)


arrow_upward
1
arrow_downward

Общее целочисленное деление выполняется с использованием итеративного процесса, где каждая итерация генерирует количество битов результата на основе либо вычитания, либо поиска в таблице, подобно тому, как вы делили на бумаге в школе. Конкретное целочисленное деление, например, если в числах мало цифр, вместо этого может использоваться таблица поиска, или если делитель представляет собой число 2 ^ n, тогда может использоваться простой сдвиг, который может быть объединен с сложением для округления. Таким образом, фактическая реализация деления на самом деле зависит от аргументов и требований к скорости/размеру.

Что касается вашего преобразования FPGA в ASIC, то LUT в FPGA — это просто гибкий способ реализации комбинационных схем общего назначения, поскольку, например. LUT с 4 входами может реализовать все выходы для функции с 4 входами. Когда вы синтезируете логические выражения для FPGA, результатом будет представление LUT, поскольку это строительные блоки, доступные в FPGA, но если вы синтезируете логические выражения для ASIC, то результатом обычно будет дискретное представление вентилей, поскольку это строительные блоки, доступные в ASIC. Реализация ASIC меньше и быстрее (для той же технологии), поскольку избегаются накладные расходы LUT общего назначения, однако за счет потери гибкости FPGA.

person Morten Zilmer    schedule 10.11.2016
comment
Итак, в заключение, LUT осуществим в ASIC, и это практичный вариант при разработке чипа, верно? - person sujeto1; 11.11.2016
comment
LUT просто означает LookUp Table, а не специальный примитив, но может быть реализован многими способами как в ASIC, так и в FPGA. Обратите внимание, что технология FPGA обычно описывается с использованием концепции LUT, которая затем используется для реализации произвольных n-входных функций. Прямая реализация LUT может быть ОЗУ или ПЗУ, или где функциональность ПЗУ также может быть реализована с помощью аппаратных вентилей. - person Morten Zilmer; 11.11.2016

arrow_upward
0
arrow_downward

Синтез становится популярным среди разработчиков ПЛИС. Все, что вам нужно знать об архитектуре на основе LUT, — это методы проектирования на уровне транзисторов, требующие набора навыков.

Лично я использую файл списка соединений verilog с помощью команды netgen. Вы можете перейти по ссылке Оптимизация архитектуры LUT FPGA

person eInfochips - Komal C    schedule 09.01.2017