Процесс VHDL: неправильное использование процесса?

Я новичок в VHDL и среде разработки Quartus, и я пытаюсь запустить симуляцию некоторого textio, но я должен что-то упустить... Когда я компилирую следующий код (фрагменты которого я заимствовал из OSU VHDL руководство по textio (http://web.engr.oregonstate.edu/~traylor/ece474/vhdl_lectures/text_io.pdf), я получаю сообщение об ошибке 10533:

Ошибка (10533): ошибка оператора ожидания VHDL в tio_top.vhd(36): оператор ожидания должен содержать предложение условия с ключевым словом UNTIL.

Какой тип условия подходит для использования в этом сценарии? Я попытался создать условие, которое оценивается как константа true или false, но это также дает ошибку. Возможно, я неправильно понимаю process и его нужно постоянно запускать? По сути, я просто хочу вывести переменную a в текстовый файл... Нужно ли мне создавать испытательный стенд?

library ieee;
library std;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
use ieee.std_logic_unsigned.all;
use ieee.math_real.all;
use ieee.math_complex.all;
use ieee.std_logic_textio.all;
use std.textio.all;

entity tio_top is
end tio_top;

architecture main of tio_top is
begin
-----------------------------------------------------------------------------
  --practice with textio
  file_io: --declare a process for executing file input/output
  process is
    file out_file : text open read_mode is "out_values"; --declare output file name
    variable out_line : line; --declare variable of type line to store values
    variable a : std_logic; --declare other logic varialbes for playing around with     
  begin --put the meet of the textio here

    a := '1';

    write(out_line,a);
    writeline(out_file, out_line);

    wait; --allows simulation to halt!

  end process;

end main;