Мне нужно использовать программный пакет Cadence для выполнения задания класса Verilog, и я хотел бы знать, почему операторы $display
в очень простой тестовой среде, которую я создал, не выводят вывод в окно консоли SimVision.
Мой рабочий процесс выглядит следующим образом: я создал ячейку со следующим функциональным представлением:
module tesbench ( );
initial begin
$display("RUNNING TESTBENCH");
$finish;
end
endmodule
Затем я вызвал NC-Verilog, инициализировал и внес в список соединений и смоделировал ячейку, которая открывает окно консоли SimVision. Запуск моделирования затем производит следующий вывод:
ncsim> run
Simulation complete via $finish(1) at time 0 FS + 0
/home/path/to/verilog/file.v:4 $finish;
ncsim>
Таким образом, вывод $display
не отображается. Это кажется очень простой проблемой, но я не могу понять, что я делаю неправильно.