Как получить статус собственности в РТЛ

В некоторых сценариях ошибка внедрения приведет к сбою утверждения. поэтому я передаю переключатель, чтобы отключить это утверждение с помощью $testplusargs. Есть ли способ получить статус свойства (пустой истинный, реальный истинный или ошибочный) в конце тестовых случаев, например, с помощью PLI или других способов, предоставляемых симулятором (я использую vcs). У кого-нибудь есть идея для этого? Большое спасибо.


simulation register-transfer-level system-verilog-assertions
person hyperion007    schedule 22.01.2018    source источник

Ответы (1)


arrow_upward
0
arrow_downward

Вы можете зарегистрировать некоторые обратные вызовы VPI для утверждения и проверить количество неудачных/пройденных счетчиков. Вы также можете в системе Verilog подсчитать количество проходов/непроходов свойства с блоками действий.

Например: свойство assert(p_test) begin pass_cnt++; конец иначе начало fail_cnt++ конец

person Viktorinox    schedule 24.01.2018