vhdl и гейт возвращают неизвестное значение

Добавление сущности и архитектуры orgate

use ieee.std_logic_1164.all;

entity orgate is
    port (
        input1:     in  std_logic;
        input2:     in  std_logic;
        input3:     in  std_logic;
        input4:     in  std_logic;
        or_output:  out std_logic
    );
end entity;

architecture foo of orgate is
begin
    or_output <= input1 or input2 or input3 or input4;
end architecture;

и испытательный стенд

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity mux41_tb is
end entity;

architecture foo of mux41_tb is
    signal i1:     std_logic_vector(2 downto 0); 
    signal i2:     std_logic_vector(2 downto 0);
    signal i3:     std_logic_vector(2 downto 0);
    signal i4:     std_logic_vector(2 downto 0);
    signal sel:    std_logic_vector(1 downto 0);
    signal y:      std_logic_vector(2 downto 0);
begin
    
DUT:
    entity work.mux41
        port map (
            i1 => i1,
            i2 => i2,
            i3 => i3,
            i4 => i4,
            sel => sel,
            y => y
        );

STIMULI:
    process
    begin
        for i in 0 to 7 loop
            i1 <= std_logic_vector(to_unsigned(i, 3));
            for j in 0 to 7 loop
                i2 <= std_logic_vector(to_unsigned(j, 3));
                for k in 0 to 7 loop
                    i3 <= std_logic_vector(to_unsigned(k, 3));
                    for m in 0 to 7 loop
                        i4 <= std_logic_vector(to_unsigned(m, 3));
                        for n in 0 to 3 loop
                            sel <= std_logic_vector(to_unsigned(n,2));
                            wait for 10 ns;
                        end loop;
                    end loop;
                end loop;
            end loop;
        end loop;
        wait;
    end process;
end architecture;

позволяет читателям воспроизвести вашу проблему. Добавление дополнительных сигналов может помочь понять проблему:

«X» возникает из-за конфликта драйверов. Здесь есть несколько драйверов, подключенных к and_result (от 3 до 0) через сгенерированные блоки. Когда все драйверы равны «0», сигнал разрешается до «0». Когда есть конфликт, есть «X».

Решение состоит в том, чтобы переместить объявление and_result в декларативную область блока операторов generate (со следующим началом отделения объявлений от операторов):

signal not_sel : std_logic_vector(1 DOWNTO 0); 
-- signal and_result : std_logic_vector(3 DOWNTO 0); -- MOVE FROM HERE
signal or_result : std_logic_vector(2 DOWNTO 0);

BEGIN
    
    not_sel <= not sel;
    
    and_gate_assignment : for i in 0 to 2 generate
        signal and_result : std_logic_vector(3 DOWNTO 0); -- TO HERE
        BEGIN        -- AND ADD A FOLLOWING BEGIN
        and_output1: andgate port map(input1=>i1(i), input2=>not_sel(1), input3=>not_sel(0), and_output=>and_result(0));

И это дает вам

предполагаемый результат.

Оператор generate представляет ноль или более блочных операторов в разработке. Здесь каждый из трех операторов блока содержит мультиплексор 4:1 для элемента std_logic слайса.

Индивидуальный мультиплексор имеет сигнальные цепи, соединяющие выход каждого из четырех экземпляров логического элемента и с экземпляром логического элемента. Полагаясь на общее объявление для and_result, вы замкнули выходы andgate во всех трех блоках.

Перемещение объявления and_result в декларативную область блока операторов генерации приводит к тому, что оно реплицируется для каждого оператора сгенерированного блока. Поскольку оператор блока является декларативной областью, эти три объявления and_result не видны за пределами каждого сгенерированного блока из-за правил области действия и видимости, которые сопоставляют их с локальными для каждого блока в иерархической блок-диаграмме — три элемента and_result больше не связаны с все три блока. Это устраняет несколько драйверов.