D-триггер в VHDL

Я пытаюсь реализовать D-триггер на VHDL, используя D-защелку, которую я написал. Но похоже, что с часами ошибка, и я не могу понять, что это такое.

Вот код моей D-защелки.

Library ieee;
Use ieee.std_logic_1164.all;

entity d_latch is
  port (c,d : in std_logic;
        q,nq : out std_logic);
end d_latch;

architecture arch of d_latch is

Signal qt, nqt: std_logic;

begin  

  qt <= (d nand c) nand nqt;
  nqt <= ((not d) nand c) nand qt;

  q <= qt;
  nq <= nqt;

end arch;

Я протестировал его, и он работает, и вот код моего d-триггера:

Library ieee;
Use ieee.std_logic_1164.all;

entity d_flipflop is
  port (d,clock : in std_logic;
        q,nq : out std_logic);
end d_flipflop;

architecture arch of d_flipflop is

Component d_latch
Port
(
  d, clk: in std_logic;
  q, nq : out std_logic 
);
End Component ;

Signal qt, nqt: std_logic;

begin  

dl1: d_latch port map (
  d => d,
  clk => not clock,
  q => qt
);

dl2: d_latch port map (
  d => qt,
  clk => clock,
  q => q,
  nq => nq
);

end arch;

и вот ошибка:

** Error: /home/devplayer/CSC343/Lab_2_Content/d_flipflop.vhd(25): (vcom-1436) Use of non globally static actual (prefix expression) of formal "clk" requires VHDL 2008.

Спасибо


sequential flip-flop vhdl
person ratsimihah    schedule 14.02.2012    source источник

Ответы (1)


arrow_upward
2
arrow_downward

Вы не можете использовать полные выражения в назначении портов. Вместо того, чтобы инвертировать часы при назначении их на порт для вашего экземпляра dl1, создайте инвертированные часы и используйте их:

clockn <= not clock;

dl1: d_latch port map (
  d => d,
  clk => clockn,
  q => qt
);
person Charles Steinkuehler    schedule 15.02.2012