Ошибка выхода компилятора VHDL

Я создаю тестовый стенд для BCD_counter.

Когда я пытаюсь скомпилировать тестовый стенд, я постоянно получаю сообщение об ошибке:

«Ошибка: .../.../../Test_UpDownCounter.vhdl(38): компилятор VHDL завершает работу».

Это единственная ошибка, которую я получаю, а строка 38 — последняя строка моего кода. Меня интересует в чем может быть проблема?

Вот мой код, любая помощь будет высоко оценена.

entity test_BCD is
  end entity test_BCD;

  architecture test of test_BCD is 
     signal t_clk, t_direction, t_init, t_enable: bit;
     signal t_q : integer;

     component UpDownCounter is 
          port(clk, direction, init, enable: in bit;
              q_out: out integer);
     end component;

     begin
       my_design: UpDownCounter port map (t_enable, t_q, t_clk, t_direction, t_init, t_enable);


       clk_gen: process
          constant High_time : Time :=5 ns;
          constant Low_time : Time := 5 ns;
       begin
          wait for High_time;
          t_clk <= '1';
          wait for Low_time;
          t_clk <= '0';
       end process clk_gen; 


       -- Initialization process (code that executes only once).
       init: process
       begin 
          -- enable signal
          t_enable <= '1', '0' after 100 ns, '1' after 200 ns;
          t_direction <= '1', '0' after 50 ns, '1' after 100 ns, '0' after 150 ns;
          t_init <= '0', '1' after 20 ns, '0' after 30 nz, '1' after 150 ns;
          wait;
       end process init;
end architecture test;

compiler-errors compiler-construction vhdl
person davidx1    schedule 27.03.2012    source источник

Ответы (1)


arrow_upward
2
arrow_downward

Эта строка:

t_init <= '0', '1' after 20 ns, '0' after 30 nz, '1' after 150 ns;

имеет nz, а не (я предполагаю) ns в качестве единиц времени. Что мой компилятор сразу говорит мне:

** Error: test1.vhd(34): (vcom-1136) Unknown identifier "nz".

Я бы создал отчет об ошибке с любым компилятором, чтобы он генерировал более качественные сообщения об ошибках!

Пока я здесь:

Ваш экземпляр UpDownCounter выглядит неправильно - ваши сигналы выглядят в другом порядке, чем объявление компонента, которое вы использовали.

И в этом:

 clk_gen: process
      constant High_time : Time :=5 ns;
      constant Low_time : Time := 5 ns;
   begin
      wait for High_time;
      t_clk <= '1';
      wait for Low_time;
      t_clk <= '0';
   end process clk_gen;

Ваши метки High_time и Low_time расположены задом наперед. Попробуйте изменить одну из них и посмотрите, изменится ли максимальное или минимальное время так, как вы ожидаете.

person Martin Thompson    schedule 27.03.2012