У меня есть несколько вопросов относительно проверки IP. Предположим, что конкретный дизайн/функциональность из спецификации IP отсутствует как в RTL, так и в плане проверки (точки покрытия), как бы вы определили эту ошибку? Поскольку он не был...

Знаете ли вы о каких-либо крупных компаниях (желательно аппаратных), успешно использующих Mercurial в качестве своей системы контроля версий (vcs.) У меня есть опыт работы с svn / cvs / perforce и небольшим git. Внутренняя политика подталкивает...

Я всегда читал, что задержки, объявленные в RTL-коде, никогда не могут быть синтезированы. Они предназначены только для целей моделирования, а современные инструменты синтеза просто игнорируют объявления задержек в коде. Например: x = #10 y;...

Мой вопрос касается использования генерации синтезируемого деления на 2 часа и соответствующего сброса в verilog. Мы можем сгенерировать деление на 2 часа, как показано ниже, используя verilog. module frquency_divider_by2( input rst_n,...

мой код verilog - сумматор, который просто использует assign sum = a+b . Проблема в том, что при запуске с использованием cocotb , sum остается неизвестным, хотя a и b имеют допустимые значения. когда я делаю sum тип reg, он работает....

Переменные в тестовой среде чаще всего создаются как bit , а не как reg . Но bit - это всего лишь переменные с двумя состояниями (0 и 1), reg - это переменные с четырьмя состояниями (0,1, x и z). Почему люди использовали bit в качестве...

Для импульса мы используем Pulse-Synchronizer, а для Level Signal мы используем двухпозиционный синхронизатор, но что, если сигнал может иметь поведение Pulse или Level. Есть ли способ это синхронизировать?

В чем разница между {a + b} и (a + b) в verilog. Я использовал симуляцию, чтобы сделать: reg [3:0] a = 4'b0001; reg [3:0] b = 4'b1111; reg [4:0] c = (a + b); give the result c = 5'b1_0000 но reg [4:0] c = {a + b}; give c =...

Я изучал способы сделать эффективный проект FPGA (чтобы стать дизайном ASIC), который включает операции деления простых 32-битных двоичных чисел. Я обнаружил, что наиболее быстрый способ сделать это - использовать LUT (таблицу поиска), а не...

Я немного запутался в полезности моделирования после PnR и/или пост-синтеза для разработки FPGA/ASIC. Если процесс синтеза или PnR успешно завершится в потоке проектирования, есть ли шанс, что соответствующее «пост» моделирование выявит ошибки в...

Предположим, у меня есть строка переменной длины, как показано ниже: Write <Address> <Data0> <Data1> <Data2> Read <Address> Write <Address> <Data0> Write <Address> <Data0> <Data1>...