Публикации по теме 'digital-design'


Конструкции Verilog
Verilog HDL имеет богатую коллекцию операторов управления, которые можно использовать в процедурных разделах кода, т.е. е., внутри начального или всегда блока. Большинство из них знакомы программистам традиционных языков программирования, таких как C. Основное отличие состоит в том, что вместо скобок { } в языке C в Verilog HDL используется начало и конец. В Verilog скобки {} используются для объединения битовых строк. Поскольку большинство пользователей знакомы с C, в следующих..

Выбор визуального классификатора: взгляд на дизайн
Выбор визуального классификатора: взгляд на дизайн Когда дело доходит до применения ИИ в дизайне, одной из наиболее очевидных технологий являются визуальные классификаторы. Визуальные классификаторы - это алгоритмы, которые могут извлекать информацию из изображений, включая такие вещи, как автоматическая модерация изображений, распознавание текста и распознавание лиц. В VSA мы применяем эти инструменты в своей работе по дизайну во всем: от извлечения цветовых тенденций из большого..

Познакомьтесь с исследователем из Шри-Ланки  — Дешьей Виджесандерой
Над чем вы сейчас работаете или работали раньше? Цифровой дизайн, FPGA, компьютерная архитектура, интеллектуальные транспортные системы Что побудило вас продолжить тему исследования? Еще в студенческие годы меня интересовала эта область, и я активно участвовал в этой области с момента прохождения стажировки в бакалавриате. Как называется ваш нынешний институт? Наньянский технологический университет, Сингапур. Где вы черпаете вдохновение для своей работы? Идеи,..

Вопросы по теме 'digital-design'

Карта Карно, какая из них верна?
У меня вопрос по карте Карно. На курсе цифрового дизайна учитель учился, но я не мог понять здесь ясно. Мы можем видеть на картинке. В первом мы используем все единицы и имеем 4x3 единицы. Во втором у нас есть 8x2 1 с, и мы используем некоторые 1...
157 просмотров

Шлепанцы и защелка приводят к дилемме
Может ли кто-нибудь объяснить мне, почему вместо триггера следует выводить защелку? always_ff @ (posedge clk, negedge rst) begin if (!rst) a <= '0; end Разве тот факт, что блок always чувствителен к фронту сигнала, не должен быть...
2547 просмотров

Пересечение тактовой области для импульсного и уровневого сигнала
Для импульса мы используем Pulse-Synchronizer, а для Level Signal мы используем двухпозиционный синхронизатор, но что, если сигнал может иметь поведение Pulse или Level. Есть ли способ это синхронизировать?
3494 просмотров
schedule 10.06.2023

Вывод модуля сумматора всегда безразличен [Verilog]
Я знаю VHDL, и теперь я пытаюсь сделать немного Verilog. У меня есть два файла, один из которых содержит счетчик, а другой содержит 32-битный полный сумматор. Счетчик.v: module counter ( input clk, input enable, input reset,...
654 просмотров
schedule 03.04.2024