Для установки и компиляции GTK wave viewer 3.3.35 в Windows 7 я загрузил Cygwin с http://www.cygwin.com/ и установил его. Я также установил MinGW и связал его приложение make с Cygwin для компиляции программного обеспечения в Windows, как указано в...

Я пытаюсь ответить на простой вопрос из книги VHDL. Как вы понимаете из исходного кода, он устанавливает выходное значение в зависимости от входного диапазона. Однако я не мог наблюдать свой ввод, x , когда я запускаю тестовую среду с...

У меня есть тестовый стенд VHDL, где я хотел бы записать 32-битные двоичные слова в файл для тестирования. Ниже приведен минимальный, полный, проверяемый пример. При выполнении с GHDL (команды ниже) в указанной строке создается переполнение. Если...

architecture rtl of ripple_carry_adder is component full_adder is port ( i_bit1 : in std_logic; i_bit2 : in std_logic; i_carry : in std_logic; o_sum : out std_logic; o_carry : out std_logic); end...

У меня есть signal dataIn : std_logic_vector ( 15 downto 0); Я хочу ввести менее 16 бит, например dataIn <= x"000a" , и эти биты занимают наиболее значимые биты, а остальные равны нулю. В Verilog вы можете сделать это очень просто, но в VHDL...

Я написал несколько vivado RTL, а затем добавил несколько атрибутов vhdl к портам объекта, чтобы определить интерфейс инструмента Xilinx Vivado следующим образом: library ieee; use ieee.std_logic_1164.all; entity vivado_rtl_island is port(...

Я реализовал мультиплексор, но гейт без причины возвращает x, пожалуйста, помогите. Как вы можете видеть на скриншоте, результат просто стал x из 1. Я сделал тестовый стенд для и гейта, он отлично работает сам по себе. Это должен был быть 3-битный...