Вопросы по теме 'iverilog'
Схема BitSet в Verilog
Конкретный тип манипуляции на уровне битов состоит в установке или очистке одного бита в многобитовом значении с учетом его индекса и нового значения. Эта операция может быть реализована аппаратно с помощью схемы BitSet со следующим интерфейсом:...
890 просмотров
schedule
12.10.2022
код verilog, чтобы найти единственное максимальное значение для ввода, имеющего 1000 значений выборки
я хочу найти одно максимальное значение для входного сигнала, который имеет 1000 десятичных значений, которые считываются из памяти один раз после каждого положительного края clk. Я сделал следующий грубый код для нахождения максимального значения, но...
1500 просмотров
schedule
28.12.2022
Ошибка Verilog: ссылка на провод или регистр не допускается в постоянном выражении.
Я новичок в Verilog, и я был бы очень признателен, если бы кто-нибудь помог мне с этой ошибкой:
output reg [0:image_width][image_height:0] result
....
integer i, j, imageX, imageY, x, y, kernelX, kernelY;
....
@(negedge ACLK)
for(x = 0; x...
2715 просмотров
schedule
18.06.2022
Ошибка Verilog: невозможно связать параметр в модуле
Я новичок в Verilog, я был бы очень признателен, если бы кто-нибудь помог мне понять эту ошибку:
Я пытаюсь написать тестовый стенд PU_tb , который создает экземпляр этого модуля:
PU_conv #(
.image_width ( image_width ),...
4352 просмотров
schedule
07.07.2022
Как сделать массив в Verilog (код внутри)
Я хочу создать массив с именем «a» и заполнить его любыми двоичными числами.
и это одномерный массив, который мой код должен выполнять как sw in mips (хранить слово) 'm' значение, которое я хочу сохранить в 's'
Спасибо,
module...
1566 просмотров
schedule
07.01.2023
Программа Verilog не получает желаемого результата на мультиплексоре 4x1
У меня есть эта программа, которую я должен сделать для этой диаграммы. Диаграмма декодера 4x2: я продолжаю пытаться изменить начальные значения выходного массива с 0 на 1 и с 1 на 0, просто отрицая их, но я все равно никогда не получаю желаемый...
142 просмотров
schedule
06.03.2023
Кто-нибудь может объяснить использование $sreadmemh в SystemVerilog? Я нигде не получаю четкого объяснения
Пожалуйста, объясните, как работает этот код...
module top;
//string mem [5];
real mem [5];
initial begin
$sreadmemh(mem,2,3,"A","B");
$display("mem = %p",mem);
end
endmodule
1126 просмотров
schedule
25.07.2023
Я получаю эту ошибку для своего кода Verilog, Недопустимая операция для постоянного выражения
когда я компилирую этот код, я получаю следующие ошибки.
module mv2_generate
(
input [127:0] c_array [1:0],
input [127:0] p_array [1:0],
input [127:0] p1_array [1:0],
output reg [15:0] min_mv
);
//genvar index;
integer a, b,...
3114 просмотров
schedule
22.05.2022
Мои операторы выводятся как XXXXXX вместо значения по умолчанию в операторе case. в Верилог HDL
Редактировать: я забыл добавить i = i+1, код работает, но он все еще не работает для значения 0, что я и пытаюсь исправить сейчас.
Я пытаюсь смоделировать трехзначный светодиодный массив с 7 сегментами, поэтому я беру постоянный ввод (в данном...
137 просмотров
schedule
02.08.2022
Почему я получаю синтаксическую ошибку в l-значении оператора присваивания?
Я не могу найти синтаксическую ошибку в этом коде декодера MIPS. В настоящее время я нахожусь внутри default case , и это выдает мне ошибки
Decoder.v:104: синтаксическая ошибка.
Decoder.v:106: Синтаксис в операторе присваивания...
194 просмотров
schedule
07.03.2023