Вопросы по теме 'modelsim'

Есть ли способ переключать имена листьев в ModelSim через API TCL?
Я ищу способ переключения имен листьев сетей в представлении ModelSim в режиме графического интерфейса. Другими словами, эквивалент нажатия кнопки «Переключить имена листьев ‹-> полные имена»: Я знаю способ добавления коротких имен....
4265 просмотров
modelsim
schedule 26.09.2022
VHDL/ModelSim — не удалось найти объект
Я пытаюсь смоделировать свой файл VHDL, но сталкиваюсь со следующей ошибкой: # ** Error: (vcom-11) Could not find work.lab1. # # ** Error: (vcom-1195) Cannot find expanded name "work.lab1". # # ** Error: Unknown expanded name. # ** Error: VHDL...
22455 просмотров
simulation fpga vhdl modelsim
schedule 27.05.2022
Ожидание VHDL на множественном сигнале
signal a:bit:='1'; signal b:bit:='0'; signal c:bit:='0'; begin process variable d:bit:='0'; begin if (a='1')or(b='0') then a <= inertial not d after 1ns; else a<=inertial not c after 1.5ns; end if; d := a and b; b <=...
2091 просмотров
hdl vhdl modelsim
schedule 27.10.2022
Адресация определенных битов в массиве вектора std_logic в VHDL
Я новичок в VHDL. моя проблема в том, что я не могу найти правильный синтаксис для записи или чтения из массива std_logic_vector. я инициализирую массив как таковой: TYPE eleven_samples_in IS ARRAY ( 0 TO 10 ) OF STD_LOGIC_VECTOR( 87 DOWNTO 0...
4019 просмотров
arrays fpga vhdl modelsim
schedule 04.02.2023
Xilinx ISE с конфигурацией ModelSim SE Linux
Может ли кто-нибудь сказать мне, как я могу настроить Xilinx ISE с ModelSim на Linux? Поскольку ModelSIM подходит только для Windows, но есть ли способ выполнить настройку в Linux (используя вино и т. д.)?
1110 просмотров
xilinx modelsim
schedule 09.05.2022
Запустить Modelsim из Cygwin?
Я пытаюсь запустить симулятор Modelsim из cygwin. Я могу скомпилировать с помощью vcom в cygwin, но когда я набираю ./vsim, я вижу следующее: Чтение C:/modeltech_pe_10.2a/tcl/vsim/pref.tcl #10.2a А потом ничего не происходит. Я могу...
1350 просмотров
cygwin modelsim
schedule 15.03.2023
Подождите, пока ‹signal›=1 никогда не будет истинным в симуляции VHDL
Ниже приведен код, который я запускаю. Мой вопрос: почему 3-й wait until не срабатывает в modelim? Вывод консоли просто GOT HERE . Он никогда не доходит до строки GOT HERE 2 . Я бы подумал, что иметь одно и то же wait until <SIGNAL> = 1...
12574 просмотров
fpga vhdl modelsim
schedule 13.08.2022
дождитесь неустановленного сигнала в тестовой среде VHDL
Я написал процесс моделирования, который устанавливает или изменяет сигналы последовательно по мере необходимости, я обычно использую операторы ожидания для ожидания определенных временных интервалов или ожидания назначения сигналов, но это верно...
2784 просмотров
vlsi vhdl modelsim
schedule 04.05.2022
Ошибка моделирования в verilog в modelsim ACTEL6.6d
Я новичок в Verilog, я пытался скомпилировать базовый код, который нашел в StackOverflow ( ошибка моделирования в Verilog ). Мой дизайнерский блок module inst_line_buffer(input wire [511:0]from_LS, input wire clk,...
393 просмотров
simulation verilog modelsim
schedule 22.01.2024
Есть ли способ утверждать, что все сигналы в проекте инициализируются по возрастанию тактовой частоты во время сброса?
Просто из потока тестера (без изменений в дизайне) есть ли быстрый способ утверждать, что все сигналы проекта инициализируются во время сброса? В конструкции используется синхронный активный низкий сброс. На переднем фронте сброса я хочу...
202 просмотров
tags assert vhdl modelsim
schedule 13.02.2023
Поиск того, когда определенный сигнал имеет определенное значение в Modelsim с использованием tcl
Я пытаюсь ускорить отладку. В большой трассе я ищу определенные значения сигнала. Я использую QuestaSim 10.0b под Linux. Я уже выяснил, что это можно сделать в Modelsim/QuestaSim с помощью следующей команды searchlog -expr { stream == 'h20 }...
2609 просмотров
tcl modelsim questasim
schedule 20.08.2022
Аккумулятор VHDL — ошибки Infix
Я пытаюсь создать аккумулятор для использования в NCO, но получаю странные ошибки. Я новичок в VHDL, поэтому любая помощь приветствуется, вот мой код: library IEEE; use IEEE.STD_LOGIC_1164.all; -- for std_logic and std_logic_vector use...
562 просмотров
nco vhdl unsigned modelsim
schedule 29.01.2023
Ошибка ModelSim при загрузке проекта
Я разрабатываю реализацию Master-Slave D Flip Flop в ModelSim. После компиляции ( Compile > Compile All ) я набираю vsim в консоли, и появляется единственная ошибка: # vsim # Start time: [time] # Error loading design Есть ли способ...
36544 просмотров
verilog modelsim
schedule 20.09.2022
Инициализация VHDL std_logic
Я пишу последовательный счетчик, состоящий из ряда компонентов с одним счетчиком, в которых используются компоненты D-триггера. В одиночном счетчике мне нужно начать с начального значения '0' для q , но у меня возникают проблемы с его...
2561 просмотров
vhdl modelsim
schedule 29.04.2022
Вызов процедуры в цикле с нестатическим именем сигнала
В некотором коде тестового стенда я использую процедуру, чтобы что-то сделать с сигналом. Затем я последовательно использую эту процедуру несколько раз для разных сигналов. Это работает нормально, пока я явно определяю сигнал; как только я...
2987 просмотров
vhdl modelsim
schedule 15.01.2023
несколько проблем с типом данных tri в SystemVerilog
В последнее время я только начал использовать тип данных «три». И я применил этот тип данных в двух разных модулях. Он прекрасно обслуживает первый модуль с точки зрения логического и структурного моделирования (до синтеза), где в основном у меня...
2129 просмотров
types simulation system-verilog modelsim
schedule 16.06.2022
Ошибка счетчика VHDL (vcom-1576)
ребята, я пытаюсь закодировать простой счетчик на VHDL, но я всегда получаю эту ошибку: Error: C:/Users/usrname/dir1/dir2/dir3/counter.vhd(22): near "rising_edge": (vcom-1576) expecting == or '+' or '-' or '&'. Вот мой код: library...
5926 просмотров
counter vhdl modelsim
schedule 03.05.2022
Чего мне не хватает в этой симуляции?
Я пытаюсь написать код VHDL для драйвера клавиатуры, для которого мне нужно прочитать 8 бит из 11-битного вектора, чтобы все было ясно, вот процесс, который считывает входные сигналы (есть сигнал CLK и данные). KEYBOARD_SYNC :...
55 просмотров
vhdl modelsim
schedule 25.06.2022
VHDL — внутренние сигналы испытательного стенда
Я трачу некоторое время на изучение написания тестовых стендов, чтобы опробовать некоторые из созданных мной моделей. Кто-нибудь знает способ контролировать сигналы, которые являются внутренними для архитектуры тестируемого устройства. я пытался...
3142 просмотров
vhdl quartus modelsim
schedule 10.02.2023
ошибки в компиляции ModelSIM Verilog
Я разрабатываю детектор 8-битной последовательности. Но следующий код дает мне ошибку при компиляции в modelsim - Модуль компиляции SEQDET ** Ошибка: F: \ Modeltech_pe_edu_10.4a \ examples \ avlsihw5.v (30): обнаружен начальный / конечный блок с...
6035 просмотров
verilog modelsim
schedule 10.05.2022