Я пытаюсь ускорить отладку. В большой трассе я ищу определенные значения сигнала. Я использую QuestaSim 10.0b под Linux. Я уже выяснил, что это можно сделать в Modelsim/QuestaSim с помощью следующей команды searchlog -expr { stream == 'h20 }...

Я хочу вызвать команды questa sim, такие как добавить волну, добавить список, записать список из моего испытательного стенда SystemVerilog. task add_files_to_list(); add wave -position insertpoint sim:/top/clk add list sim:/top/clk write list...

Почему следующий оператор генерации часов не имеет 100% покрытия кода в ModelSim/QuestaSim? clk <= not clk after 5 ns when not finished; Это полный пример: library ieee; use ieee.std_logic_1164.all; entity coverage1_tb is end...

Я пытаюсь проверить свой дизайн в Questasim, и дизайн находится в VHDL. Я использую Makefile. Команда vcom -93 -work $(work) $(RTL) $(SVTB1) $(SVTB) Он вызывает компилятор VHDL, но не отображает сигналы master_driver. Кто-нибудь может...

Я написал Makefile для запуска тестов в questasim. Я использую следующие команды. vsim -l расшифровка -voptargs=+acc test -do $(WAVEDIR)/$(WAVE_FILE) Это помогает открыть окно квеста и смоделировать тестовый пример. С тонкой консолью questa мне...