Я разрабатываю 16-битный ALU, который выполняет несколько операций. У меня есть синтаксическая ошибка: Не удается определить определение оператора +. Следующий код выполняет сложение со знаком и без знака, а также операцию вычитания и сдвига....

Я хочу написать модуль для вычислений GCD, используя расширенный алгоритм Евклида. Но главная проблема в том, что я совершенно не знаю, как это сделать, не дойдя до самого нижнего (RTL) уровня. Я имею в виду, что автомат будет иметь три состояния:...

У меня вопрос по протоколу МЭСИ. (1) Рассмотрим следующий фрагмент кода, работающий в однопроцессорной системе, реализующей протокол когерентности кэша MESI: I1: загрузить $s1, [A] I2: загрузить $s2, [B] I3: добавить $s1, $s2, $s3 I4: сохранить...

Я хочу создать эту общую оболочку для набора модулей, которые я пишу. Оболочка должна обеспечивать возможность подключения этих модулей к различным типам NoC без необходимости изменять поведение внутренних модулей. Я думал, что один из способов...

Я использовал следующий код для создания двумерной памяти в verilog. reg [15:0] data_pattern_even [3:0] = {16'hFFFF,16'hFFFF,16'hFFFF,16'hFFFF}; reg [15:0] data_pattern_ev [3:0] = {16'hFFFF,16'hFFFF,16'hFFFF,16'hFFFF}; Этот экземпляр...

Я пытаюсь найти эквивалент оператора мощности Verilog ** в Chisel. Я просмотрел шпаргалку по Chisel и руководство , но я не нашел то, что искал. Изучив проекты, написанные на Chisel, я обнаружил, что функции log2xx являются популярным выбором,...

В некоторых сценариях ошибка внедрения приведет к сбою утверждения. поэтому я передаю переключатель, чтобы отключить это утверждение с помощью $testplusargs. Есть ли способ получить статус свойства (пустой истинный, реальный истинный или ошибочный)...

Я хотел бы иметь параметризованную структуру typedef в System Verilog. Например, могу ли я параметризовать typedef для сложных типов данных вместо отдельных определений для 8- и 16-битных сложных данных? typedef struct {logic [7:0] i, q;}...