Вопросы по теме 'riscv'

Стандартизирована ли продолжительность выполнения инструкций RISC-V в целях криптографической безопасности?
Некоторым криптографическим функциям требуется постоянная продолжительность выполнения, чтобы избежать атак по времени. Я читал, что такие функции, ориентированные на x86, трудно писать по причинам, которые могут включать эмуляцию ISA и...
582 просмотров
security cryptography assembly riscv timing
schedule 14.04.2023
Отладка простых программ на C и ассемблера с помощью Spike (riscv-isa-sim)
Я запускаю программы Simple C и Assembly на пике (это отлично работает). У меня проблемы с запуском режима отладки шипов. Я всегда получаю один и тот же результат, хотя пытаюсь отлаживать разные программы. Я использую riscv64-unknown-elf-gcc для...
2423 просмотров
riscv spike
schedule 02.06.2023
Ракетный чип на ПЛИС других производителей
Я хочу перенести чип ракеты на не-Zynq FPGA (altera Stratix V), плату, которая не содержит ядра ARM, используемого для запуска riscv-fesvr. Как мне запустить порт? А еще кто-нибудь пробовал запустить на такой плате чип ракеты? Могу я указать на...
2210 просмотров
riscv
schedule 20.09.2023
Имитация добавленных инструкций в RISC-V без запуска приложения
Я реализую новые пользовательские инструкции в RISC-V ISA, но я еще не добавил для них поддержку компилятора. Я ищу способ протестировать эти инструкции в инфраструктуре чипа Rocket с помощью его эмулятора C ++ путем подачи небольшого набора...
419 просмотров
riscv
schedule 05.06.2022
riscv-gnu-toolchain загружается каждый раз во время процесса восстановления
Здравствуйте, пытаюсь добавить инструкцию в RISCV. Каждый раз, когда я пытаюсь изменить ассемблер в gnu-toolchain, редактируя файлы в binutils, я понимаю, что мне нужно его пересобрать. Но нужно ли мне всегда запускать скрипт build.sh? Потому что...
80 просмотров
riscv
schedule 23.06.2022
Невозможно получить ускоритель RoCC, созданный с помощью примера Accumulator по умолчанию для платы zed
Пытался собрать пример аккумулятора по умолчанию для ускорителя RoCC для платы zed, но получаю ошибку "недопустимая инструкция" Я попробовал следующую конфигурацию в файле configs.scala: - class WithAccumRocc extends Config( (pname,site,here)...
176 просмотров
riscv chisel
schedule 15.06.2023
Выходной журнал эмулятора чипа RISCV/Rocket
Я пытаюсь оценить производительность ядра ракеты существующего теста, а также других приложений. после того, как я запустил эмулятор с тестовым кодом MT-MATMUL и проверил mt-matmul.riscv.out, я заметил, что там довольно много зависаний. Может...
238 просмотров
riscv
schedule 04.05.2022
Получить контекст процессора RISC-V после выполнения в FPGA
Я загружаю RISC-V в Zedboard и запускаю тест (предоставленный в riscv-tools) без загрузки riscv-linux, в этом случае: ./fesvr-zynq median.riscv Он заканчивается без ошибок, давая в результате количество циклов и инстретов. Моя проблема в...
152 просмотров
fpga microprocessors riscv cpu-registers
schedule 01.07.2022
СписокПосмотреть в ДОЛОТО
Я новичок в Scala и пытался понять архитектуру RISC-V. Я наткнулся на этот фрагмент кода, на который смотрел часами, не в силах понять. val csignals =...
432 просмотров
scala riscv chisel
schedule 15.05.2022
RISC-V: варианты немедленного кодирования
В Руководстве по набору инструкций RISC-V, пользовательский уровень ISA, я не мог понять раздел 2.3 «Немедленные варианты кодирования» на стр. 11. Существует четыре типа команд формата R, I, S и U, а также варианты типов S и U, которые являются SB...
6552 просмотров
cpu-architecture riscv instruction-set machine-code immediate-operand
schedule 15.05.2022
Долото 3. Функциональный модуль Mux4
Я изучаю Chisel, следуя документации на Github Пока все работало безупречно. Но я застрял в главе 13, «Создание функционального модуля» Я не могу заставить код работать . Я создал все свои классы .scala в копии проекта...
341 просмотров
module scala mux riscv chisel
schedule 28.02.2023
Генерация объектного кода для новой инструкции RISCV, выдаваемой серверной частью LLVM
Из https://github.com/riscv/riscv-llvm , Использование llvm-riscv довольно просто для создания полного исполняемого файла, однако вам потребуется riscv64-unknown-*-gcc для сборки и компоновки. Пример компиляции hello world: $ clang...
250 просмотров
llvm riscv object-files
schedule 24.12.2022
Спецификация RISC-V ссылается на слово «харт» - что означает «харт»?
Я нашел ссылки на hart на странице 35 документа спецификация RISC-V 2.1 . Однако мне не удалось найти определение для hart в этом документе. Харт имеет в виду аппаратную нить или что-то более зловещее?
5839 просмотров
cpu-architecture riscv cpu-cores hyperthreading
schedule 18.07.2023
Компилятор для генерации векторного кода RISC-V
Доступен ли компилятор, который генерирует векторные инструкции в соответствии с новым векторным расширением, предложенным в спецификации RISC-V ISA v2.2?
272 просмотров
vectorization riscv instruction-set
schedule 29.12.2022
RISC-V: таблица инструкций S-формата
У меня есть эта таблица инструкций S-формата. Вы можете мне объяснить, что такое imm[11:5] и funct3 ? Я знаю, что funct указывает его размер в битах, а иногда это 000 или 010. Я не знаю точно, почему он там. Кроме того, imm[11:5] также...
503 просмотров
riscv instruction-set
schedule 11.03.2023
Параметризованный FIFO в Chisel
Я просматривал руководство Chisel 2.2 Tutorial (я знаю, что Chisel3 отсутствует в БЕТА-версия, но мне необходимо использовать Chisel2.2 для некоторого расширения ранее реализованных модулей). Я искал примеры использования интерфейса DecoupledIO в...
449 просмотров
riscv chisel
schedule 02.05.2023
Почему выходные данные сборки GCC не создают .GLOBAL для printf
У меня есть тривиальный пример программы C: - #include <stdio.h> int main() { printf("hello world!"); return 1; } Я использую следующую команду для компиляции и создания сборки: riscv32-unknown-elf-gcc -S hello.c -o...
1126 просмотров
gcc assembly riscv gnu-assembler
schedule 03.07.2022
В Chisel 3 требуется 10 минут для компиляции сгенерированного Verilator кода C++ для Rocket Chip. Есть ли способы ускорить это?
Мы модифицируем код Rocket Chip. После каждой модификации нам нужно запускать программы сборки, чтобы убедиться, что все работает правильно. Для этого выполните следующие действия: 1) Запустите Chisel, чтобы сгенерировать Verilog 2) Запустите...
348 просмотров
riscv chisel
schedule 13.07.2023
Путаница в руководстве RISC V: формат инструкции VS немедленный формат
У меня есть вопрос, связанный с руководством по RISC V. В нем есть разные типы кодирования инструкций, такие как R-тип, I-тип. Как и кодировка MIPS. * R-type 31 25 24 20 19 15 14 12 11 7 6 0...
924 просмотров
cpu-architecture riscv
schedule 04.12.2022
Перезаписывает ли стек в этом сценарии компоновщика ld сохраненный исполняемый файл?
У меня есть вопрос о поведении скрипта компоновщика, найденного в этом вопросе: https://stackoverflow.com/a/55193198/2421349 Чтобы сэкономить вам клик, релевантная часть: OUTPUT_ARCH(riscv) MEMORY { /* qemu-system-risc64 virt machine...
138 просмотров
gnu ld riscv
schedule 07.04.2022