Вопросы по теме 'synthesis'

Алгоритм заполнения текстурой 2D-изображения
Я помню, как некоторое время назад видел статью об алгоритме, который мог бы автоматически и плавно «прививать» текстуру из частей изображения в другую часть изображения. Подход был примерно таким: Вы бы создали базу данных маленьких квадратов...
406 просмотров
computer-vision textures image-manipulation synthesis
schedule 26.08.2022
Избавление от нарушения времени удержания (Xilinx HDL)
Я внедряю контроллер DSO в FPGA, и у меня возникают проблемы со слишком большим количеством нарушений времени удержания (пока лучший результат P&R был 3 ошибки времени удержания где-то около -2 нс). Суть моей проблемы в том, что у меня есть буфер...
5476 просмотров
xilinx vhdl synthesis
schedule 23.08.2022
Ошибка времени выполнения Chisel в тестовой обвязке
Этот код Chisel работает нормально: chiselMainTest(Array[String]("--backend", "c", "--genHarness"), () => Module( new Cache(nways = 16, nsets = 32) )){c => new CacheTests(c)} Однако этот - небольшая вариация - вызывает ошибку времени...
349 просмотров
scala digital-logic hardware synthesis chisel
schedule 02.10.2022
synthetic-xst в xillinx получается долго
Я новичок в verilog и xilinx, и я пишу четырехпортовую оперативную память в verilog, Я хочу синтезировать свой код, но, хотя мой код небольшой, для синтеза требуется очень много времени, потому что я заставляю его остановить, и я не могу...
899 просмотров
xilinx verilog synthesis
schedule 25.01.2023
Смешивание неблокирующих и блокирующих назначений в блоке always_ff арбитра
Я не могу понять пример 10-3 в Книга SystemVerilog For Design Стюарта Сазерленда (и компании). См. строку 232: https://code.google.com/p/vak-opensource/source/browse/trunk/hardware/systemverilog/utopia-example/squat.sv?r=185 Вот фрагмент...
2046 просмотров
round-robin system-verilog synthesis fsm
schedule 06.11.2022
Как я могу объединить несколько списков соединений Xilinx NGC в новый список соединений
Я использую XST (инструмент синтеза в пакете Xilinx ISE 14.7) для компиляции исходных файлов VHDL в список соединений (файл * .ngc). В моем коде для отладки используются несколько IP-ядер Xilinx, например ChipScope ILA, которые также предварительно...
1196 просмотров
xilinx vhdl xilinx-ise synthesis netlist
schedule 11.04.2022
Разделить на 2 такта и соответствующего поколения сброса
Мой вопрос касается использования генерации синтезируемого деления на 2 часа и соответствующего сброса в verilog. Мы можем сгенерировать деление на 2 часа, как показано ниже, используя verilog. module frquency_divider_by2( input rst_n,...
537 просмотров
reset verilog clock synthesis asic
schedule 15.09.2022
Уменьшить количество мультиплексоров после синтеза VHDL
Я пишу проект на VHDL и после синтеза заметил, что количество используемых мультиплексоров (выделенных) велико. В моем коде много операторов if-else, так что это кажется логичным. Но я хочу знать, можно ли реализовать if-else (или аналогичные...
119 просмотров
vhdl synthesis
schedule 18.03.2023
Можно ли синтезировать разделение справочной таблицы в дизайне ASIC/FPGA? Есть ли смысл?
Я изучал способы сделать эффективный проект FPGA (чтобы стать дизайном ASIC), который включает операции деления простых 32-битных двоичных чисел. Я обнаружил, что наиболее быстрый способ сделать это - использовать LUT (таблицу поиска), а не...
617 просмотров
fpga division synthesis asic
schedule 30.09.2022
как отслеживать ошибки в разработке FPGA / ASIC с использованием пост-методического маршрута и / или пост-симуляции синтеза?
Я немного запутался в полезности моделирования после PnR и/или пост-синтеза для разработки FPGA/ASIC. Если процесс синтеза или PnR успешно завершится в потоке проектирования, есть ли шанс, что соответствующее «пост» моделирование выявит ошибки в...
181 просмотров
simulation fpga synthesis asic
schedule 27.07.2023
VHDL не может управлять выводами нагрузки
Используя первый фрагмент кода, я получаю эту ошибку из-за того, что куча моих сигналов не приводит к выводам. Я почти уверен, что это потому, что в первом фрагменте кода первый оператор if никогда не достигается. Почему это так? Во втором...
116 просмотров
vhdl synthesis
schedule 08.03.2023
Синтез высокого уровня Vivado
Что касается Vivado, как можно проверить дизайн, скажем, общего сценария умножения матриц. Если целевая плата FPGA недоступна, то как можно сравнить скорость вычислений vivado с другими программами, такими как, например, Matlab. Как я могу...
41 просмотров
c vivado synthesis
schedule 30.11.2022
оператор не является синтезируемым, поскольку он не сохраняет свое значение при условии НЕ (тактовый край)
оператор не является синтезируемым, поскольку он не сохраняет свое значение при условии НЕ (тактовый край) Попробуйте сбросить => 0 сигнал u_txreq на фронте u_txack и установить его => 1 на фронте CLK. process (CLK, u_reset_n, u_txack) begin...
544 просмотров
sequential clock vhdl synthesis
schedule 18.11.2022
Оба края Clk в кодировании синтеза VHDL
Стили кодирования синтеза будут реализованы в будущем? Или стандарт IEEE-1076.6-200X теперь позволяет упростить и расширить возможности кодирования синтеза VHDL? --Multiple Edge Registers --Copyright © 2004 SynthWorks Design Inc. All Rights...
700 просмотров
xilinx vhdl synthesis
schedule 21.12.2022
Превышение предела повторения цикла в синтезе, но не в моделировании
Я написал код на Verilog, который циклически перебирает активные каналы. Идея состоит в том, чтобы пропустить каналы, отмеченные 0 в векторе активности. Я протестировал код в симуляторе, снимок экрана из симулятора , он работает и работает так,...
869 просмотров
fpga verilog synthesis
schedule 28.03.2024
Quartus вылетает при попытке синтезировать оперативную память в Verilog
Пытаюсь сделать VGA RAMDAC на Altera MAX II (EPM240). Я создаю массив 76800 байт для оперативной памяти. Модуль hvsync_generator генерирует сигнал VGA. Основной модуль берет данные из оперативной памяти и передает их на шину пикселей . Работает...
85 просмотров
fpga verilog quartus synthesis
schedule 03.05.2022