Вопросы по теме 'system-verilog-assertions'

Могу ли я сгенерировать несколько свойств SystemVerilog в цикле?
У меня есть два упакованных массива сигналов, и мне нужно создать свойство и связанное с ним утверждение для этого свойства, которое доказывает, что два массива идентичны при определенных условиях. Я формально проверяю, и инструмент не может...
13433 просмотров
properties verilog system-verilog formal-verification system-verilog-assertions
schedule 24.06.2022
утверждение Verilog: антецедент импликации никогда не выполнялся
property p_no_glitch; logic data; @(in[i]) disable iff (!rst_n) (1, data = !in[i]) |=> @(posedge clk) (in[i] == data); endproperty : p_no_glitch CHECK_GLITCH : assert property(p_no_glitch) else...
1334 просмотров
system-verilog system-verilog-assertions
schedule 24.05.2024
Утверждение о перекосе часов
Можно ли указать абсолютные задержки в последовательностях для утверждений, как показано ниже: sequence Sab a # 2ns b; endsequence Это точно не компилируется. Но я просто хотел знать, как быть в таких ситуациях, когда мы хотим писать...
524 просмотров
system-verilog system-verilog-assertions assertions
schedule 13.10.2022
состояние отключения утверждения системы Verilog
У меня есть это утверждение, чтобы проверить частоту clk: assert property clk_freq; int cnt; @(posedge fast_clk, clk_1MHz) disable_iff(!enable_check) ($rose(clk_1MHz), cnt=0) |=> (!$rose(clk_1MHz),cnt++) [*0:$] ##1 $rose(clk_1MHz),...
2617 просмотров
system-verilog system-verilog-assertions
schedule 28.10.2023
Значение [-›1] в определении свойства системы verilog
Я не смог найти значение выражения [->] . Я знаком с использованием диапазонов как [a:b] или последовательностей, таких как EVENT1|->EVENT2 , но не с той, которую я упомянул в начале. Контекст — это свойство утверждения, которое...
1567 просмотров
validation verification assertion system-verilog system-verilog-assertions
schedule 21.05.2023
Как написать свойство для формальной проверки?
property prop1; @(posedge clk) $fell(sig1) ##1 sequence1 |-> sequence2; endproperty Я хочу отключить свойство iff sig1=1'b1 после первого такта. Переход от высокого уровня к низкому на sig1 является моим условием срабатывания. Если я...
376 просмотров
system-verilog formal-verification system-verilog-assertions
schedule 23.07.2023
Как получить статус собственности в РТЛ
В некоторых сценариях ошибка внедрения приведет к сбою утверждения. поэтому я передаю переключатель, чтобы отключить это утверждение с помощью $testplusargs. Есть ли способ получить статус свойства (пустой истинный, реальный истинный или ошибочный)...
48 просмотров
simulation register-transfer-level system-verilog-assertions
schedule 25.10.2022
Кто-нибудь может объяснить использование $sreadmemh в SystemVerilog? Я нигде не получаю четкого объяснения
Пожалуйста, объясните, как работает этот код... module top; //string mem [5]; real mem [5]; initial begin $sreadmemh(mem,2,3,"A","B"); $display("mem = %p",mem); end endmodule
1126 просмотров
verilog iverilog system-verilog-assertions
schedule 25.07.2023
Как сделать сигнал стабильным на некоторое время в утверждении
Предположим, у меня есть следующее утверждение. Теперь я хочу, чтобы сигнал A оставался стабильным в течение некоторого времени после подъема. То есть A должен быть на высоком уровне до первого появления D == 4, после чего он может опуститься до...
189 просмотров
system-verilog uvm system-verilog-assertions
schedule 22.07.2022