Вопросы по теме 'uvm'

Как остановить все запущенные последовательности в UVM?
Есть ли способ остановить все запущенные последовательности во время моделирования (скажем, когда вы получаете сброс)? Есть ли способ сбросить список всех запущенных последовательностей в определенное время во время моделирования?
6725 просмотров
verilog system-verilog uvm
schedule 07.08.2022
Зарегистрируйте виртуальный класс на фабрике UVM
Есть ли у кого-нибудь способ зарегистрировать виртуальные классы на фабрике? Использование макроса object_utils определит метод type_id :: create (...), который вызывает new (...) для виртуального класса, что является недопустимым. Естественно,...
621 просмотров
system-verilog uvm
schedule 14.10.2022
Ошибка записи в почтовый ящик systemverilog
Я использую почтовый ящик на тестовом стенде UVM SV и столкнулся с проблемой при попытке записи в почтовый ящик. Мой код выглядит следующим образом: class my_seqyuence extends uvm_sequence; mailbox data; some_user_defined_type mydata; function...
1199 просмотров
verilog system-verilog uvm
schedule 03.10.2022
Координация проверки в табло
У меня возникли проблемы с решением проблемы в моем коде, надеюсь, вы сможете мне помочь. У меня есть два модуля, A и B . Модуль A отправляет запросы к B , и после нескольких циклов B отправляет многоцикловый ответ на A . A может...
349 просмотров
system-verilog uvm
schedule 19.12.2022
Тестовый стенд UVM - Каким способом UVM можно подключить два разных драйвера к одному интерфейсу?
В моем Testbench у меня есть интерфейс, которым мне нужно управлять. Интерфейс может работать в 2 различных режимах, каждый из которых имеет собственный протокол драйвера и тип транзакции. До сих пор я проектировал оба uvm_agent отдельно. Теперь...
2914 просмотров
system-verilog uvm
schedule 18.04.2022
Общие переменные UVM
У меня есть сомнения по поводу УВМ. Предположим, у меня есть DUT с двумя интерфейсами, каждый со своим агентом, генерирующим транзакции с одними и теми же часами. Эти транзакции обрабатываются с помощью импорта анализа (и функций записи) на табло....
1366 просмотров
system-verilog uvm
schedule 12.01.2023
Как проверить частоту с помощью UVM / Systemverilog
Это более объективный вопрос. Как лучше всего проверить тактовую частоту? (В основном при работе с симуляциями RTL симуляция на уровне ворот должна отключать эти проверки) Раньше я делал это с помощью утверждений, но мне хотелось узнать мнение,...
6090 просмотров
system-verilog uvm
schedule 02.06.2023
Имя последовательности как вход задачи
У меня есть последовательность регистров SPB, которая устанавливает значения аппаратных регистров в конкретной конфигурации. Значения этой конфигурации используются последующей последовательностью DAI путем присвоения значений регистра значениям...
110 просмотров
uvm
schedule 02.08.2023
UVM- запустить тест() в верхнем блоке и макросах
Я читаю следующее руководство: https://colorlesscube.com/uvm-guide-for-beginners/chapter-3-top-block/ В строке 24- run_test(); кода 3.2 я понял, что он должен выполнить тест, но как он узнает, какой тест и как, и почему я должен писать его в...
3779 просмотров
system-verilog uvm
schedule 24.02.2023
Взаимодействие между 2 регистрами UVM
Я пытаюсь внедрить UVM RAL для своего проекта и столкнулся с проблемой. Например, у меня есть 2 регистра - reg A и reg B. Я создаю классы для обоих, но из значения спецификации устройства в поле A.field1, сопоставленного с B.field2. Как я могу...
402 просмотров
system-verilog uvm
schedule 01.03.2023
Где я должен записать входную транзакцию в табло
У меня есть простой тест. Вход — это пакет, а выход — точно такой же пакет. Поэтому мне не нужно предсказывать выходные данные, и я могу сравнить выходную транзакцию (из монитора) с входной транзакцией. Должен ли я записывать входную транзакцию в...
339 просмотров
system-verilog uvm
schedule 09.12.2022
Модуль утверждения в тестовой среде UVM
Я написал испытательный стенд UVM, в котором есть 3 агента, и сейчас я пишу табло / средство проверки. Мне нужен модуль проверки для моих утверждений SystemVerilog, но этот модуль проверки должен знать конфигурацию регистра, которая выполняется из...
1683 просмотров
system-verilog uvm
schedule 17.09.2022
компилировать и моделировать UVM TB в Modelsim 10.4b
Я новичок в использовании UVM в modelsim 10.4b. Я пытаюсь проверить, компилируется ли мой класс, но получаю следующую ошибку компиляции. Кроме того, если кто-нибудь может указать мне на поток выполнения UVM, это было бы очень полезно. Я искал на...
1069 просмотров
system-verilog modelsim uvm
schedule 15.08.2022
Как получить прочитанные данные из vr_ad_sequence
У меня есть последовательность чтения регистра, которая выглядит примерно так: extend vr_ad_sequence_kind: [READ_REG]; extend READ_REG vr_ad_sequence { // register to read reg_kind : vr_ad_reg_kind; !reg : vr_ad_reg; // more...
299 просмотров
uvm specman e
schedule 15.08.2022
Основные вопросы Specman UVM Scoreboard
Я построил следующую (работающую правильно) среду Scoreboard/Monitor: // Scoreboard : like uvm_scoreboard scbd_port packet_add : add packet_s; scbd_port packet_match : match packet_s; Мой процесс ADD: // Monitor:...
226 просмотров
uvm specman e
schedule 25.04.2023
Импорт пакета systemverilog под другим именем
Есть ли механизм для импорта пакета systemverilog под другим именем, аналогичный тому, который доступен в Python? У меня есть пакет, который мне нужно импортировать, и имя пакета top_pkg . Я хочу импортировать его как subsystem_pkg
1856 просмотров
system-verilog uvm
schedule 13.04.2022
Как добавить дополнительную запись uvm_reg для доступа к каждой карте регистров?
Я ищу способ всегда добавлять дополнительный доступ для записи uvm_reg, когда я читаю или пишу в uvm_reg. Поток показан в псевдокоде. псевдокод: reg_map.MY_REGS.REG1.write( status, <my data >); Это всегда должно быть:...
320 просмотров
system-verilog uvm
schedule 23.06.2023
проверка с помощью Questasim
Я пытаюсь проверить свой дизайн в Questasim, и дизайн находится в VHDL. Я использую Makefile. Команда vcom -93 -work $(work) $(RTL) $(SVTB1) $(SVTB) Он вызывает компилятор VHDL, но не отображает сигналы master_driver. Кто-нибудь может...
213 просмотров
uvm questasim
schedule 08.07.2023
О времени слива в УВМ
Я новичок в УВМ. У меня вопрос по поводу понятия "время слива". Мне интересно, как «время слива» может быть полезно в реальной тестовой среде uvm? Лучше будет показать на примере. Спасибо~!
3680 просмотров
system-verilog uvm
schedule 16.10.2022
подключение uvm_analysis_export и функция записи
Я изучил два шаблона дизайна написания подписчика: 1) Вывести из uvm_subscriber , переопределить функцию write , которая затем вызывается через встроенный порт анализа 2) вывести из uvm_component , установить uvm_analysis_export и...
999 просмотров
uvm
schedule 10.12.2022