Публикации по теме 'vhdl'


Конвейерная обработка для ПЛИС
Я подумал, что напишу объяснение конвейерной обработки для ПЛИС и почему это так важно. Прежде всего, что такое конвейеризация? Пример. Допустим, у вас есть два канала 64-битных чисел, поступающих в ваш компонент, и вы хотите сложить их и вывести. Предположим, вы собираетесь доверять инструментам синтеза и писать минимум кода. Итак, вы пишете это в коде VHDL: entity my_adder is Port ( clk : in std_logic; data1 : in std_logic_vector(63 downto 0); data2 : in..

Вопросы по теме 'vhdl'

VHDL — когда процесс () запускается в первый раз?
Рассмотрим: процесс (а) В соответствии с текстом у меня есть: Процесс сначала запускается во время моделирования, и в это время он выполняется до тех пор, пока не приостановит себя из-за оператора ожидания или списка конфиденциальности....
3572 просмотров
process modeling vhdl
schedule 21.03.2023
Аппаратное представление массивов в VHDL
Используя VHDL, я хочу иметь несколько регистров, в каждом из которых хранится 16 бит. Итак, я обнаружил, что VHDL имеет встроенный массив, и я хочу использовать его для хранения 16 бит в каждом элементе в iy, поэтому я хочу знать, отображает ли VHDL...
4912 просмотров
vhdl
schedule 08.03.2023
Методы крупномасштабной модуляции VHDL
Я думаю о внедрении 16-битного процессора в VHDL. Простой процессор. ADD, MULS, NEG, BitShift, JUMP, Relitive Jump, BREQ, Relitive BREQ, я не знаю что-то в этом роде> Вероятно, все они работают только с 16-битными операндами. Я мог бы даже...
494 просмотров
cpu naming code-organization vhdl
schedule 28.02.2024
сколько стоит чтение звука (АЦП) в 24 кГц?
сколько «звуковых входов» высокой точности (128K 44kH) можно сделать через обычные FPGA (Xilinx Spartan 3, что-то еще) без использования внешних преобразователей АЦП (только симметричный по напряжению вход, оптически взятый из аудиоразъема)? Здесь...
380 просмотров
xilinx fpga vhdl
schedule 03.10.2022
надежность вывода блочной оперативной памяти Xilinx ISE
У меня есть вопрос относительно надежности логического логического вывода Xilinx ISE. У меня не установлен xilinx ise на моей машине (сегодня), но я обычно отлично вывожу блочные блоки, используя специальное кодирование, в основном полагаясь на:...
1125 просмотров
xilinx fpga vhdl
schedule 14.01.2023
создать два элемента, подключающихся к одному мультиплексору 41 и 21
У меня большая проблема, потому что я не понимаю, как правильно делать домашнюю работу. Что ж, мне нужно сделать что-то вроде этого: http://tomaszewicz.zpt.tele.pw.edu.pl/files/u1/zad4.gif У меня есть код, который создает b1, но я не знаю, как...
1119 просмотров
mux vhdl intel-fpga
schedule 03.04.2023
Реализация FSM на VHDL
Просто интересно, реализую ли я конечный автомат на VHDL, нужно ли мне указывать, какие все выходные данные находятся в каждом возможном состоянии? Даже если я знаю, что некоторые выходы не будут меняться от одного состояния к другому, и я знаю,...
15289 просмотров
vhdl fsm
schedule 30.12.2022
Где объявить константу или тип, используемый в объявлении сущности?
Если я не совсем понял это неправильно, константа или тип не могут быть объявлены на верхнем уровне файла. Только пакеты, объекты, архитектуры и т.д. там можно заявить. Они могут быть объявлены в объекте, но не перед портом и общими предложениями....
9116 просмотров
types entity constants declaration vhdl
schedule 26.05.2023
Как транслировать небольшое видео в spartan 3e fpga?
Используя cosmiac tutorial 13 http://www.cosmiac.org/tutorial_13.html и ISE 10.1 файл pdf показывает, как создать изображение, и вы можете загрузить проект, щелкнув первый файл .zip. В конце проекта написано... Теперь попробуйте передать небольшое...
1792 просмотров
memory video-processing image-processing fpga vhdl
schedule 23.04.2022
VHDL: код для помещения числового значения в переменную STD_LOGIC_VECTOR.
Я хотел бы ввести число в переменную типа STD_LOGIC_VECTOR, но у меня проблемы с компилятором. signal cl_output_ChA : STD_LOGIC_VECTOR (16-1 downto 0); cl_ouput_ChA <= 111111111111111; Компилятор дает мне эти два сообщения:...
39704 просмотров
numeric vhdl
schedule 26.06.2022
Проблема анализа VHDL с GHDL
Я написал некоторый код VHDL, который содержит реализацию половинного сумматора. Это несколько строк кода и не содержит ошибок. Когда я компилирую его с помощью ghdl, он создает файл .o для соответствующего файла vhdl. Но когда я выполняю ghdl...
4346 просмотров
compiler-errors vhdl
schedule 04.03.2023
Как записать реальный тип данных в файл на VHDL?
У меня есть тип матрицы 2D в моем коде VHDL, где все элементы являются «реальными» типами. Что-то вроде этого: type type1 is array (1 to 50,1 to 50) of real; Теперь я хочу записать всю эту матрицу в текстовый файл. Каждая строка должна...
2106 просмотров
file vhdl
schedule 20.05.2023
Уменьшите задержку, поняв отчет Xilinx Synthesis
Я программирую набор инструкций 8051 на VHDL в Xilinx. Написав логику и сгенерировав отчет о синтезе, я увидел, что Задержка составляет 13,330 нс (частота 75,020 МГц) при Уровнях логики = 10. Это значение довольно меньше (частота), и мне нужно его...
5829 просмотров
xilinx vhdl
schedule 26.10.2022
VHDL Compare не работает в аппаратном обеспечении, но работает в моделировании
Привет, ребята, у меня есть следующий VHDL, который не делает то, что должен делать в аппаратном обеспечении, но работает в моделировании. В основном у меня есть счетчик, и в зависимости от счетчика я хочу, чтобы определенные данные выводились, я...
602 просмотров
xilinx fpga vhdl
schedule 24.02.2023
VHDL ALU неопределенное значение
Я изучаю VHDL для программирования FPGA, базовых (но сложных для меня) проектов. У меня есть этот АЛУ. Предполагается, что это 4-битный ALU. Но когда я хочу выполнить операцию Добавить , значение result равно UUUU . Для всех остальных операций...
3102 просмотров
undefined vhdl alu
schedule 10.12.2022
VHDL и FPGA
Я относительно новичок в области FPGA и хотел получить опыт работы с ними и VHDL. Я не совсем уверен, в чем преимущество использования стандартного MCU, но ищу опыт, поскольку многие компании ищут его. Что было бы хорошей платформой для начала и...
1174 просмотров
fpga vhdl
schedule 13.06.2022
Какой тип данных в Verilog эквивалентен переменной в VHDL?
Как написать эквивалентный код Verilog для приведенного ниже кода VHDL? Я показываю свой код Verilog за кодом VHDL. Код Verilog компилируется, но aux недействителен в течение всей симуляции. VHDL: (classic_multiplier_parameters.vhd определяет m =...
5289 просмотров
verilog vhdl
schedule 09.11.2022
D-триггер в VHDL
Я пытаюсь реализовать D-триггер на VHDL, используя D-защелку, которую я написал. Но похоже, что с часами ошибка, и я не могу понять, что это такое. Вот код моей D-защелки. Library ieee; Use ieee.std_logic_1164.all; entity d_latch is port...
5600 просмотров
sequential flip-flop vhdl
schedule 16.04.2022
Ошибка выхода компилятора VHDL
Я создаю тестовый стенд для BCD_counter. Когда я пытаюсь скомпилировать тестовый стенд, я постоянно получаю сообщение об ошибке: «Ошибка: .../.../../Test_UpDownCounter.vhdl(38): компилятор VHDL завершает работу». Это единственная ошибка,...
5876 просмотров
compiler-errors compiler-construction vhdl
schedule 02.03.2023
Используются ли в реальной жизни расширенные конфигурации VHDL?
Конфигурации VHDL можно использовать для привязки компонентов к объектам с другим именем и даже с совершенно другими портами. [дополнительную информацию см. в этой статье] configuration c2 of testbench is for str for dut_inst : dut...
2684 просмотров
vhdl
schedule 12.02.2023