Вопросы по теме 'vivado'

Библиотеки Вивадо
Я пытаюсь создать библиотеку компонентов, которую я могу использовать в Vivado (2014.2). У меня много файлов .vhd, и я хотел бы добавить больше в будущем, поэтому я бы предпочел не объединять их все в один .vhd. Мне может понадобиться использовать...
1084 просмотров
libraries vivado vhdl
schedule 24.12.2022
Часы DDR3 xilinx MIG
Я пытаюсь читать и писать из оперативной памяти DDR3, подключенной к моей FPGA Artix-7. Я использую MIG-7 для создания своего IP в Vivado 2015.1. IP нуждается в двух входных часах, эталонных часах и системных часах. Я использую внутренний IP...
1438 просмотров
ip memory vivado clock
schedule 02.01.2023
place_design Ошибка ограничения часов VHDL Vivado FPGA
Итак, я пытаюсь спроектировать последовательную схему «торгового автомата» в Vivado для платы ZYBO FPGA. Однако каждый раз, когда я пытаюсь пройти стадию реализации, я получаю кучу ошибок, главная из которых [Place 30-58] IO placement is...
2799 просмотров
syntax-error vivado vhdl
schedule 01.02.2024
дополнение не работает в цикле for-loop verilog
Я пытаюсь написать код Verilog, который будет умножать два числа с плавающей запятой. пытаясь умножить на две мантиссы путем сдвига и добавления, я сталкиваюсь с проблемами. Проблема в том, что когда я пытаюсь обновить переменную «сдвинуть и...
340 просмотров
for-loop vivado verilog addition
schedule 06.11.2022
Запись VHDL в файл ничего не делает
Я написал фрагмент кода VHDL для обработки изображений. Для тестирования я создал файл значений пикселей с помощью Matlab и относительно простого тестового стенда (он просто заливает значения из файла на вход). Я хотел записать результаты в новый...
2325 просмотров
vivado vhdl test-bench
schedule 18.11.2022
Назначить reg, который имеет начальное значение
Я реализую игру тетрис, используя basys 3 на светодиодной матрице 8x8. reg [7:0]redBlock; reg [7:0]backupRed= 8'b00011000; reg [7:0]temp; assign redBlock=(toRight& oe) ? backupRed>> 1 : backupRed; Этот код работает, красный блок на...
1467 просмотров
vivado fpga verilog system-verilog
schedule 18.09.2022
инициализация и использование SD-карты после перехода с vivado 2015.2 на 2016.4 не работает
------------------------------ РЕДАКТИРОВАТЬ: Дополнительное примечание ----------------- ---------- Мы только что попытались перейти только на Vivado 2016.1. В этой версии SD-карта работает с новыми функциями, даже если каким-то образом...
240 просмотров
c xilinx vivado sd-card
schedule 13.08.2022
Как сделать светодиод активным на вивадо
Эта программа представляет собой конечный автомат с 7-сегментным светодиодом, который считается до 5. Мне нужно, чтобы он был активным низким, а не активным высоким, но я просто не уверен, как это сделать. У меня также есть тестовый стенд. Я знаю,...
198 просмотров
xilinx vivado verilog
schedule 11.07.2023
10-битный регистр сдвига VHDL
Я пытаюсь создать 10-битный регистр сдвига. Однако я продолжаю получать ошибку [DRC 23-20] Нарушение правила (NSTD-1) Неопределенный стандарт ввода-вывода — 2 из 15 логических портов используют значение стандарта ввода-вывода (IOSTANDARD) «ПО...
535 просмотров
xilinx vivado vhdl
schedule 18.09.2022
Автоматическое закрытие файла в моделировании Vivado
У меня есть тестовый стенд, который использует $fopen и $fwrite для записи выходных данных. В конце моделирования следующий код закрывает файлы: initial begin #10000 begin $fclose(file); $finish; end end Но...
585 просмотров
vivado simulation verilog
schedule 05.06.2022
Задержка и интервал инициации в HLS
У меня есть проект в SDAccel, который показывает задержку как 33000 циклов и интервал запуска 8. Что это значит? Означает ли это, что выход готов после 33000 циклов? Я проверил фактическое время, которое потребовалось для вывода (сводный отчет о...
988 просмотров
xilinx vivado vivado-hls
schedule 20.11.2022
Как я могу написать свою программу на C в двух функциях?
Мне было интересно, как я могу написать свой код C (всего один единственный .c с парой разных функций) всего в две функции с входами и выходами. Я ищу их, потому что я собираюсь поместить часть моего кода в процессор, а другую оставить в FPGA, они...
136 просмотров
c function vivado zynq fpga
schedule 14.01.2023
Синтез высокого уровня Vivado
Что касается Vivado, как можно проверить дизайн, скажем, общего сценария умножения матриц. Если целевая плата FPGA недоступна, то как можно сравнить скорость вычислений vivado с другими программами, такими как, например, Matlab. Как я могу...
41 просмотров
c vivado synthesis
schedule 30.11.2022
Автоматизируйте использование vivado gui с помощью tcl-скриптов
Я использую vivado для загрузки прошивки в плату и проведения некоторых тестов. Это рекурсивный процесс, и я хотел бы его автоматизировать. Вот шаги, которым я следую: Открыть vivado gui открыть диспетчер оборудования подключиться к...
570 просмотров
automation vivado tcl
schedule 05.01.2023
Симулятор GHDL не поддерживает атрибуты vhdl без ошибок?
Я написал несколько vivado RTL, а затем добавил несколько атрибутов vhdl к портам объекта, чтобы определить интерфейс инструмента Xilinx Vivado следующим образом: library ieee; use ieee.std_logic_1164.all; entity vivado_rtl_island is port(...
426 просмотров
xilinx vivado fpga vhdl ghdl
schedule 02.06.2022
операция приращения в Systemverilog Vivado не работает должным образом
Сумма: часть с конечным автоматом с именем « WaitS2 » увеличивает значение « count » только один раз. Я пытаюсь управлять ультразвуковыми датчиками HC-SR04 в systemverilog . Как я видел в таблице данных, этот датчик создает сигнал « триггер »,...
219 просмотров
vivado verilog system-verilog
schedule 15.01.2023
Как включить модули vhdl в файл systemverilog
Я пытаюсь использовать два модуля vhdl в своем проекте systemverilog в vivado. (которые находятся в одном проекте) Я попытался использовать ключевое слово include в начале, что не дало мне ошибок, но не удалось синтезировать, вот ошибка [Synth...
756 просмотров
vivado verilog vhdl system-verilog
schedule 04.03.2023
Vivado: Предупреждение Синхронизирующий контакт x_reg.C не доступен для синхронизации (TIMING-17)
Я пытаюсь скомпилировать код FPGA с помощью инструмента Xilinx Vivado. Однако, когда я запускаю «Синтез», а затем выбираю «Методология отчета»… я получаю следующий список плохих практик: TIMING-17 TIMING #1 Warning The clock pin...
1726 просмотров
xilinx vivado fpga vhdl
schedule 18.12.2023
Как запустить Xilinx SDK из командной строки, а не из меню Vivado File->Launch-SDK?
Мне интересно, как запустить Xilinx SDK Eclipse GUI (XSDK) прямо из командной строки? В настоящее время я запускаю XSDK, сначала запуская «vivado», а затем переходя в меню «Файл-> Запустить SDK». Тем не менее, всегда немного неудобно всегда...
3030 просмотров
vivado xsdk
schedule 13.01.2024
Создание многопортового блочного ОЗУ в Vivado + Verilog
Я хочу сделать свертки в моем FPGA. У меня есть массив, в котором хранится изображение, которое затем выводится на экран через VGA. Я хочу вычислить свертку в момент тактирования пикселя, так что мне нужны только множители размера ядра свертки....
289 просмотров
vivado convolution fpga verilog
schedule 16.11.2022