Вопросы по теме 'vlsi'
Лучший способ кодирования RAM в Verilog
Какой код лучше писать в ОЗУ?
присвоение data_out внутри always блока:
module memory(
output reg [7:0] data_out,
input [7:0] address,
input [7:0] data_in,
input write_enable,
input clk
);
reg [7:0] memory...
30487 просмотров
schedule
01.10.2022
Внутренний сигнал VHDL для изменения выхода - не работает?
У меня есть этот модуль PC , очень простой (код в конце). Сначала я генерирую некоторый входной сигнал port_int , а в конце процесса говорю pc_out <= port_int . Моя цель состоит в том, чтобы либо увеличить, либо добавить, либо вычесть из ПК, в...
6301 просмотров
schedule
31.01.2024
дождитесь неустановленного сигнала в тестовой среде VHDL
Я написал процесс моделирования, который устанавливает или изменяет сигналы последовательно по мере необходимости, я обычно использую операторы ожидания для ожидания определенных временных интервалов или ожидания назначения сигналов, но это верно...
2784 просмотров
schedule
04.05.2022
Почему задержки нельзя синтезировать в verilog?
Я всегда читал, что задержки, объявленные в RTL-коде, никогда не могут быть синтезированы. Они предназначены только для целей моделирования, а современные инструменты синтеза просто игнорируют объявления задержек в коде.
Например: x = #10 y;...
1314 просмотров
schedule
01.07.2023
Реконфигурируемый экземпляр памяти в verilog с DATA-IN и DATA-OUT передается как параметр
Как я могу сделать модуль памяти, в котором ширина шины DATA передается в качестве параметра для каждого экземпляра, и мой дизайн перенастраивается в соответствии с параметром? Например, предположим, что у меня есть память с байтовой адресацией, а...
470 просмотров
schedule
24.01.2023
В чем разница между индексом (9) и индексом (от 9 до 9) в vhdl?
logic index : unsigned(9 downto 0) ;
type fft_data is array (3 downto 0) of unsigned(16 downto 0);
signal tmp,signal fmax_data :fft_data;
tmp = fmax_data(to_integer(index(9)));
Приведенная выше часть кода дает следующую ошибку компиляции;...
263 просмотров
schedule
12.11.2023