Вопросы по теме 'xilinx-ise'

Ошибка списка чувствительности
Я хочу вычислить сумму элементов массива. Элементы массива назначаются на каждом нарастающем фронте тактового сигнала (последовательно). Я не хочу получать сумму элементов на фронте следующего тактового сигнала, поэтому расчет суммы должен быть...
1937 просмотров
verilog xilinx-ise
schedule 12.10.2022
Как я могу объединить несколько списков соединений Xilinx NGC в новый список соединений
Я использую XST (инструмент синтеза в пакете Xilinx ISE 14.7) для компиляции исходных файлов VHDL в список соединений (файл * .ngc). В моем коде для отладки используются несколько IP-ядер Xilinx, например ChipScope ILA, которые также предварительно...
1196 просмотров
xilinx vhdl xilinx-ise synthesis netlist
schedule 11.04.2022
Проблема с форматированием оператора if в процессе тестирования?
Это сводило меня с ума. Вот код, который у меня есть до сих пор: signal SYS_CLK : std_logic := '0'; --Input signal InputSignal : std_logic := '0'; --Input signal SyncOutputSignal : std_logic; --Output...
995 просмотров
xilinx vhdl xilinx-ise
schedule 20.04.2023
Повышение скорости моделирования Xilinx ISim
У меня есть большой проект ISim для Spartan-6, использующий около 6 IP-ядер Spartan-6 FPGA. Он должен работать в течение времени моделирования 13 секунд, но в настоящее время требуется 40 секунд для запуска времени моделирования 1 мс. В течение 13...
2043 просмотров
simulation fpga vhdl xilinx-ise spartan
schedule 26.08.2022
Verilog, создание экземпляров модуля со входами от разных модулей
Иерархия модулей, где uart_receiver.v = ModuleA, RSD.v = ModuleB, uart_transmitter.V = ModuleC Предположим, я хочу создать экземпляр ModuleA с входами из разных модулей B, и имена входов: WR_EN из moduleB и RD_EN , DT из moduleC...
1119 просмотров
module instantiation verilog xilinx-ise
schedule 19.06.2023
чтение оперативной памяти блока FPGA с ПК
Я использую синтезатор Xilinx ISE 14.7. Я могу инициализировать свой BRAM файлом .coe и получить к нему доступ. Также я могу обновить его новым файлом .mem с помощью инструмента data2mem и обновить свой битовый файл. Здесь я настроил его как ПЗУ....
2533 просмотров
xilinx fpga xilinx-ise
schedule 28.02.2023
Создайте несколько двоичных файлов на ISE с другим серийным номером
Я хочу версионировать все платы, на которые я ставлю версию моей ПЛИС. Каждая плата должна иметь свой серийный номер, хранящийся во внутреннем ПЗУ. В основном это 10-значный номер (например: 0123456789). После создания двоичного файла, как я могу...
140 просмотров
xilinx fpga vhdl xilinx-ise
schedule 12.06.2022
заставить инструмент синтеза ISE синтезировать сигнал
В Xilinx ISE (с использованием языка VHDL) я определил эти сигналы: signal counter : integer range 0 to 24_000_000; signal chTriger : std_logic :='0'; и написали следующий код: process_counter: process(clk) begin if ( clk'event and...
76 просмотров
fpga xilinx-ise
schedule 06.08.2023
Делитель частоты и последующее обнаружение фронта сигнала
Я очень новичок в мире программирования VHDL, и у меня возникают проблемы с реализацией делителя частоты вместе с обнаружением фронтов сигнала. Код состоит из 6 входов кнопок, каждый из которых будет работать и выводить импульсы с частотой 1 кГц от...
121 просмотров
vhdl xilinx-ise
schedule 06.03.2023
Простой код приводит к ошибке, хотя синтаксис кажется правильным (ISE VERILOG)
Я относительно новичок (всего несколько часов) в кодировании Verilog Xilinx ISE. Это мой код из моего проекта uni. И он показывает синтаксическую ошибку в строке count = 0. Я не вижу здесь ничего плохого при запуске синтаксиса проверки. Как я могу...
29 просмотров
xilinx verilog xilinx-ise
schedule 25.05.2023