Публикации по теме fsm

Публикации по теме 'fsm'

Реализация конечного автомата на Голанге

Конечный автомат (FSM) - важная концепция вычислений. Мы можем найти много вариантов поведения FSM в нашей реальной жизни, таких как торговые автоматы, лифты, светофоры и т. Д. Программирование на основе конечных автоматов также является мощным инструментом для моделирования сложных переходов между состояниями, оно может значительно упростить нашу программу. Что такое конечный автомат Конечный автомат (FSM) или просто конечный автомат - это математическая модель вычислений. Это..

Вопросы по теме 'fsm'

Реализация FSM на VHDL

Просто интересно, реализую ли я конечный автомат на VHDL, нужно ли мне указывать, какие все выходные данные находятся в каждом возможном состоянии? Даже если я знаю, что некоторые выходы не будут меняться от одного состояния к другому, и я знаю,...

15289 просмотров

vhdl fsm

30.12.2022

Как использовать Boost.MSM is_flag_active внутри on_entry?

Я хотел бы использовать функцию is_flag_active() внутри одной из функций шаблона on_entry моего состояния: struct StBladeDown : public msm::front::state<> { template<class Event, class FSM> void on_entry(Event const& event,...

670 просмотров

c++ boost boost-msm fsm gen-fsm

24.06.2022

Шаблон состояний C # с предыдущими состояниями

Я новичок в реализации шаблона состояний на C #, не могли бы вы предоставить некоторую информацию о том, как вы это реализуете. Я занимаюсь рефакторингом конечного автомата на C # с использованием шаблона состояний. В настоящее время мой конечный...

5922 просмотров

c# design-patterns state-pattern memento fsm

15.05.2022

Verilog, FPGA, использование унифицированного регистра

У меня есть вопрос о том, что мне кажется странным в поведении контроллера AGC/SPI, над которым я работаю. Это сделано в Verilog для Xilinx Spartan 3e FPGA. Контроллер представляет собой FSM, который полагается на внешние входы для запуска....

2372 просмотров

xilinx fpga verilog cpu-registers fsm

19.12.2022

Сопоставление шаблонов в формулах выражений фигурных скобок

У меня есть длинный список из n (~ 50000) строк с формулами, которые выглядят так: A(1, 2) = 54353 A(1, 2, 3) = 89327 A(1, B(1, 2)) = 8372 A(7, B(1, 3, 5)) = 6311 A(7, B(C(1, 3, 7), 2, C(1, 3), 5)) = 28490 B(A(1, C(5, 3)), 3, 8, D(1, 2)) = 39783...

110 просмотров

expression algorithm tree pattern-matching fsm

16.12.2022

преобразовать verilog в FSM

У меня есть программа, написанная на Verilog, и я хочу автоматически преобразовать ее в FSM. Возможно ли это (просто для наглядности)? Вот код: module pci(reset,clk,frame,irdy,trdy,devsel,idsel,ad,cbe,par,stop,inta,led_out); input reset;...

2389 просмотров

verilog system-verilog fsm

28.05.2024

VHDL FSM устанавливает ввод единицы измерения и использует вывод в том же состоянии

Я реализую FSM типа Мили в vhdl. В настоящее время я использую двойной процесс, хотя я только что прочитал, что одиночный процесс может быть более аккуратным. Считайте это параметром вашего ответа. Краткая версия вопроса: могу ли я иметь...

1491 просмотров

vhdl fsm

22.07.2023

Конечный автомат, отправляющий события в собственную очередь событий

В настоящее время я изучаю иерархические машины состояний (машины состояний UML, диаграммы состояний и т. д.), и мне неясно следующее: Допустима ли отправка событий в собственную очередь событий машины во время переходов и из состояний, и если да,...

2365 просмотров

events state-machine fsm transitions

09.06.2022

Как представить, что актор Akka находится в длительной операции, используя FSM-s

Мой актор, описанный с помощью FSM, ожидает триггера (в состоянии ожидания). Когда он получает это, он начинает обрабатывать некоторые данные (и переходит в состояние выполнения), а когда это делается, он возвращается в состояние ожидания. Если я...

1617 просмотров

state-machine scala akka fsm

14.04.2023

ПРОБЛЕМА: Ошибка (10818): не удается определить регистр для y[0] в FSM_LCD.vhd(42), так как он не удерживает свое значение за границей тактовой частоты

Я пытаюсь реализовать конечный автомат с задержкой (500 нс) между каждым переходом состояния с тактовой частотой 50 МГц, поэтому задержка составляет 25 тактов. Обратите внимание, что: EA=текущее состояние PE=сброс следующего состояния "сбрасывается"...

1118 просмотров

process clock vhdl fsm

28.06.2023

Возможен ли FSM в состоянии?

Мне было интересно, можно ли реализовать следующее. Что я хочу сделать? Представьте себе мелодию Биг-Бена. Я хочу играть четверть мелодии каждые четверть часа. Мне нужен FSM со следующими состояниями: Целый час (так xx:00) = (ввод = 01)...

69 просмотров

vhdl fsm

30.06.2022

Внутренний сигнал VHDL для изменения выхода - не работает?

У меня есть этот модуль PC , очень простой (код в конце). Сначала я генерирую некоторый входной сигнал port_int , а в конце процесса говорю pc_out <= port_int . Моя цель состоит в том, чтобы либо увеличить, либо добавить, либо вычесть из ПК, в...

6301 просмотров

output vlsi vhdl fsm

31.01.2024

Преобразовать сопрограмму в конечный автомат (FSM) и наоборот?

Я пытаюсь найти обобщенный способ преобразовать сопрограмму, написанную на таком языке, как go, python или javascript, в конечный автомат (FSM). Мне это нужно для того, чтобы объединить несколько конечных автоматов в один большой, потому что людям,...

788 просмотров

state-machine coroutine generator yield fsm

24.10.2023

Скрипт затрагивает только один игровой объект

Делая конечный автомат AI «игрой», у меня есть 3 состояния «Движение», «Бой» и «Вид». Все они работают очень хорошо, теперь я делаю бег (кстати, если у кого-то есть хорошие ссылки на учебники или информацию, которая у них есть под рукой, мне бы это...

598 просмотров

unity3d c# fsm

29.01.2023

реализация конечного автомата для серводвигателей

Я создал FSM для своего сервопривода. Он имеет два состояния. Я использую структуру переключатель/корпус, но в первом случае мотор « застревает », и я не знаю, почему. Это мой код: #include <Servo.h> #define one 1 #define two 2...

1222 просмотров

arduino fsm

31.05.2023

Конечный автомат и постоянство в Laravel

Мне интересно, есть ли в Laravel встроенный механизм конечного автомата? А если нет, то как лучше всего использовать эту замечательную библиотеку под названием Finite ( https://github.com/yohang/Finite ). Вот что у меня есть (вариант...

3421 просмотров

database laravel state-machine fsm

06.06.2023

Смешивание неблокирующих и блокирующих назначений в блоке always_ff арбитра

Я не могу понять пример 10-3 в Книга SystemVerilog For Design Стюарта Сазерленда (и компании). См. строку 232: https://code.google.com/p/vak-opensource/source/browse/trunk/hardware/systemverilog/utopia-example/squat.sv?r=185 Вот фрагмент...

2046 просмотров

round-robin system-verilog synthesis fsm

06.11.2022

Как в диаграмме состояний UML2 смоделировать условие, которое уже может быть активным или запущенным?

Я разрабатываю конечный автомат, используя диаграммы состояний UML2. Имеется встроенный конечный автомат «контроллер», который в состоянии WAITING_FOR_CONNECTION ожидает установления онлайн-соединения. Вся обработка соединения выполняется во...

227 просмотров

state-machine triggers embedded uml fsm

17.07.2022

Регистры созданы для выходных портов в FSM, зачем?

Я реализую простой мастер SPI в VHDL. Проблема, с которой я столкнулся, заключается в том, что во время синтеза создаются два триггера для ss и data_rdy . Я думал, что вывод на эти порты всегда указан, так зачем же создаются эти регистры и как от...

88 просмотров

spi vhdl fsm

04.04.2023

Неразрешенный сигнал имеет несколько источников VHDL

Я реализую простой FSM с использованием VHDL. Я вышел с этим кодом в VHDL и получил эту ошибку: «неразрешенный сигнал NS имеет несколько источников». Я глубоко посмотрел код, но не смог понять ошибку. Может ли кто-нибудь помочь мне решить эту...

8621 просмотров

vhdl fsm

20.03.2023