Вопросы по теме 'intel-fpga'

Нужна помощь по этому синтаксису: #define LEDs (char *) 0x0003010
Я занимаюсь программированием софткорного процессора Nios II от Altera, ниже приведен код в одном из туториалов, мне удалось заставить код работать, протестировав его на оборудовании (плата DE2), однако я не смог понять код. #define Switches...
355 просмотров
c casting c-preprocessor intel-fpga
schedule 04.04.2024
создать два элемента, подключающихся к одному мультиплексору 41 и 21
У меня большая проблема, потому что я не понимаю, как правильно делать домашнюю работу. Что ж, мне нужно сделать что-то вроде этого: http://tomaszewicz.zpt.tele.pw.edu.pl/files/u1/zad4.gif У меня есть код, который создает b1, но я не знаю, как...
1119 просмотров
mux vhdl intel-fpga
schedule 03.04.2023
Преобразование из numeric_std без знака в std_logic_vector в vhdl
У меня есть вопрос, связанный с преобразованием из numeric_std в std_logic_vector. Я использую код фильтра скользящего среднего, который я видел в Интернете, и фильтрую свои значения АЦП, чтобы стабилизировать значения. Код пакета фильтра:...
26079 просмотров
xilinx fpga hdl vhdl intel-fpga
schedule 27.07.2022
Quartus II - Verilog Flip Flop ModelSim Error
Я пишу простой модуль триггера в Verilog, и я пытаюсь написать модуль верхнего уровня для создания экземпляра моего модуля триггера и моделирования его в ModelSim. Вот мой код ниже, module flipflop(clck,D,Q); input clck,D; output Q;...
795 просмотров
verilog hdl hardware intel-fpga quartus
schedule 17.12.2022
Зачем использовать два триггера вместо одного в этом коде Verilog HDL?
Этот код представляет собой средство защиты от кнопок. Но я не могу понять, почему там два шлепанца: reg PB_sync_0; always @(posedge clk) PB_sync_0 <= ~PB; // invert PB to make PB_sync_0 active high reg PB_sync_1; always @(posedge clk)...
2754 просмотров
fpga verilog hdl intel-fpga
schedule 07.07.2023
Чтение памяти в FPGA
Я использую плату de0-nano с ПЛИС Altera Cyclone IV. В моей конструкции есть аппаратная часть и программная. Аппаратный реализует проект qsys с процессором Nios II, на котором работает программная часть. Проект qsys имеет двухпортовую память. Один...
747 просмотров
memory fpga intel-fpga
schedule 23.01.2023
Синтезируемый оператор ожидания в VHDL
Я пишу код VHDL для управления AD7193 через связь SPI. АЦП управляется и настраивается через количество регистров микросхемы, DOUT / RDY (SPI_miso) переходит в низкий уровень, указывая на завершение преобразования. Это код и временные характеристики...
1444 просмотров
spi vhdl intel-fpga
schedule 14.07.2022
Мультиплексор на VHDL
Я попытался создать мультиплексор: LIBRARY ieee; USE ieee.std_logic_1164.all; -- Entity Declaration ENTITY multiplekser IS -- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! PORT ( U : IN STD_LOGIC_VECTOR(2 downto 0); V : IN STD_LOGIC_VECTOR(2...
954 просмотров
fpga hdl vhdl intel-fpga quartus
schedule 18.01.2024
VHDL: как присвоить значение входу?
Я написал "шаблон" для мультиплексора. Моя цель состоит в том, что y=1, когда s="01" или s="11". Теперь, как я должен связать d0 и его значение? (В этом примере d0 должен содержать 0, d1=1, d2=0, d3=1.) library IEEE; use...
10921 просмотров
vhdl intel-fpga quartus
schedule 07.03.2023
Редактировать верхний компонент verilog, созданный Qsys
Можно ли модифицировать Verilog, сгенерированный Qsys, до синтеза Quartus? Я разработал компонент под Qsys. Я добавил файл design.qsys в свой проект Quartus (14.0) и выбрал его как «верхнего уровня». Qsys сгенерирует верхний компонент verilog с...
591 просмотров
verilog intel-fpga quartus qsys
schedule 22.10.2022
Используйте DMA Transfert с Cyclone V Avalon-MM для PCIe
Возможна ли передача DMA с IP-ядром «Циклон В Авалон-ММ для PCIe» предоставлено altera в Qsys (quartus 14.0)? Altera предоставляет IP-ядро с именем «Cyclone V Avalon-MM DMA for PCIe» сделать DMA Transfert. Но это ip-ядро не поддерживает PCIe...
2159 просмотров
dma intel-fpga pci-e quartus qsys
schedule 19.01.2024
Поддержка FDT и ATAGS не скомпилирована - зависание ### ERROR ### Пожалуйста, СБРОСИТЕ плату ###
Я следую учебнику по установке Linux на SoCkit пользователя Terasic. Я впервые создаю Linux, так что я все еще учусь. Мне удалось выполнить все шаги, показанные в руководстве, но когда я пытаюсь загрузиться, я получаю сообщение об ошибке:...
2422 просмотров
linux embedded-linux arm u-boot intel-fpga
schedule 30.05.2023
Наличие FPGA для вывода звука на линейный выход с использованием Verilog
Я пытаюсь написать код Verilog для FPGA, который будет выводить звук со встроенного контакта «линейного выхода». Я использую Quartus II и Altera DE1. Я новичок в аппаратном программировании, поэтому мне требуется слишком много времени, чтобы...
3880 просмотров
audio fpga verilog intel-fpga quartus
schedule 02.04.2023
Скрипт modelsim при запуске
Я запускаю ModelSim (Altera 13.1 SE) и хочу следующее: 1. Загрузить файл tb.wlf 2. Добавить все сигналы в волну Я делаю это: vsim tb.wlf -do "add wave -r /*" или vsim -do "vsim tb.wlf;add wave -r /*". Modelsim читает весь...
716 просмотров
intel-fpga modelsim
schedule 07.07.2023
Самореализованный UART в VHDL всегда пропускает второй символ
Я сейчас изучаю VHDL и пытался реализовать UART (1 стартовый бит, 8 бит данных, 1 стоповый бит) для периодической отправки жестко закодированной строки. Все работает как положено - я получаю строку каждую 1 секунду. Однако второго персонажа нет....
319 просмотров
fpga vhdl intel-fpga
schedule 04.05.2022
Управление часами Altera DE 1
Разрабатываю процессор на базе платы Altera DE1. Больше всего меня беспокоит управление питанием. Насколько я понимаю, плата DE1 имеет 3 тактовых входа и внешний тактовый вход, который может быть использован в моем проекте. Тем не менее, я бы...
154 просмотров
fpga verilog vhdl intel-fpga
schedule 14.12.2022
Пытаюсь найти Fmax в VHDL, но получаю лишний цикл задержки
Я хочу увидеть скорость моего проекта VHDL. Насколько мне известно, в программе Quartus II это обозначается Fmax. После компиляции моего дизайна он показывает Fmax 653,59 МГц. Я написал тестовый стенд и провел несколько тестов, чтобы убедиться, что...
532 просмотров
vhdl intel-fpga quartus
schedule 29.07.2022
Входной порт чтения VHDL искажает выходной сигнал
Я запускаю датчик через линию inout . После этого я жду, когда датчик подтянет линию inout к высокому уровню, но у меня возникают проблемы с чтением обратного сигнала inout без искажения моего выходного сигнала. Писать работает, читать нет....
1237 просмотров
fpga vhdl intel-fpga quartus
schedule 01.03.2023
Как преобразовать об/мин в рад/с в C?
Как преобразовать об/мин в рад/с в C? Я использую программу Altera Monitor для вычисления рад/с от оборотов в минуту. но когда я использую 2 * pi / 60, он говорит, что «пи» не объявлено. Я включил math.h, но проблема та же. также у меня есть...
485 просмотров
c vhdl intel-fpga
schedule 02.01.2023
Могу ли я использовать лицензию Modelsim для Student Edition 10.6 для версии Altera Modelsim 16.0?
У меня есть лицензия на Modelsim 10.6 SE. Могу ли я использовать ту же лицензию для Altera-Modelsim 16.0 (последняя версия)?
736 просмотров
intel-fpga modelsim
schedule 08.07.2022