Вопросы по теме 'quartus'

Не удалось загрузить файл .sof на плату Cyclone II fpga
Я новичок в VHDL и FPGA. Я написал пример кода, который выполняет EXOR для a и b и сохраняет его в c . Этот код находится в поведенческой архитектуре VHDL. Я использую Quartus 11.1+SP2-2.11 . Я назначил контакты, скажем, с a на SW0 , с...
6426 просмотров
fpga vhdl quartus
schedule 02.08.2022
Quartus II - Verilog Flip Flop ModelSim Error
Я пишу простой модуль триггера в Verilog, и я пытаюсь написать модуль верхнего уровня для создания экземпляра моего модуля триггера и моделирования его в ModelSim. Вот мой код ниже, module flipflop(clck,D,Q); input clck,D; output Q;...
795 просмотров
verilog hdl hardware intel-fpga quartus
schedule 17.12.2022
Мультиплексор на VHDL
Я попытался создать мультиплексор: LIBRARY ieee; USE ieee.std_logic_1164.all; -- Entity Declaration ENTITY multiplekser IS -- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! PORT ( U : IN STD_LOGIC_VECTOR(2 downto 0); V : IN STD_LOGIC_VECTOR(2...
954 просмотров
fpga hdl vhdl intel-fpga quartus
schedule 18.01.2024
VHDL: как присвоить значение входу?
Я написал "шаблон" для мультиплексора. Моя цель состоит в том, что y=1, когда s="01" или s="11". Теперь, как я должен связать d0 и его значение? (В этом примере d0 должен содержать 0, d1=1, d2=0, d3=1.) library IEEE; use...
10921 просмотров
vhdl intel-fpga quartus
schedule 07.03.2023
Редактировать верхний компонент verilog, созданный Qsys
Можно ли модифицировать Verilog, сгенерированный Qsys, до синтеза Quartus? Я разработал компонент под Qsys. Я добавил файл design.qsys в свой проект Quartus (14.0) и выбрал его как «верхнего уровня». Qsys сгенерирует верхний компонент verilog с...
591 просмотров
verilog intel-fpga quartus qsys
schedule 22.10.2022
Используйте DMA Transfert с Cyclone V Avalon-MM для PCIe
Возможна ли передача DMA с IP-ядром «Циклон В Авалон-ММ для PCIe» предоставлено altera в Qsys (quartus 14.0)? Altera предоставляет IP-ядро с именем «Cyclone V Avalon-MM DMA for PCIe» сделать DMA Transfert. Но это ip-ядро не поддерживает PCIe...
2159 просмотров
dma intel-fpga pci-e quartus qsys
schedule 19.01.2024
Verilog - несколько ребер в одном блоке, как в VHDL?
Я использую Quartus II версии 11.0 и пытаюсь перенести свой VHDL-код на Verilog (просто для практики). Мне нужно проверить, насколько длинна линия «а». Есть рабочий код VHDL: process (clock, a) begin -- on each rising edge of clock......
442 просмотров
verilog quartus
schedule 23.05.2022
Как наиболее эффективно получить изображение rgb в FPGA, используя verilog
Я пытаюсь написать код Verilog для программирования FPGA, где я буду реализовывать приложение VGA. Я использую Quartus II и Altera DE2. На данный момент моя цель - получить изображение 640x480 rgb во время компиляции (метод не имеет значения,...
4982 просмотров
image fpga verilog vga quartus
schedule 26.07.2023
Наличие FPGA для вывода звука на линейный выход с использованием Verilog
Я пытаюсь написать код Verilog для FPGA, который будет выводить звук со встроенного контакта «линейного выхода». Я использую Quartus II и Altera DE1. Я новичок в аппаратном программировании, поэтому мне требуется слишком много времени, чтобы...
3880 просмотров
audio fpga verilog intel-fpga quartus
schedule 02.04.2023
Проблема Verilog с оператором case / always
Я закодировал этот модуль для класса, используя приведенный пример кода, но я получаю ошибки при попытке компиляции - я думаю, это может быть связано с тем, как я использую входные данные (или просто синтаксической ошибкой), поэтому я Я пытаюсь...
1337 просмотров
case-statement verilog quartus
schedule 02.05.2022
VHDL — внутренние сигналы испытательного стенда
Я трачу некоторое время на изучение написания тестовых стендов, чтобы опробовать некоторые из созданных мной моделей. Кто-нибудь знает способ контролировать сигналы, которые являются внутренними для архитектуры тестируемого устройства. я пытался...
3142 просмотров
vhdl quartus modelsim
schedule 10.02.2023
Конечный автомат VHDL
Как я могу реализовать код VHDL, который проектирует конечный автомат, не сообщая компилятору, что это конечный автомат. В приведенном коде вы увидите, как мы реализовали FSM в классе, но он показал диаграмму состояний в программе просмотра RTL, как...
803 просмотров
architecture vhdl quartus fsm
schedule 17.04.2022
Цикл for переходит в бесконечный цикл, когда я использую переменную в качестве конечного условия
У меня есть цикл for, который отлично работает в Verilog. Это выглядит так: for(j=0; j<=5; j=j+1)begin ... end но как только я меняю 5 на переменную: for(j=0; j<=m; j=j+1)begin ... end Я получаю эту ошибку:...
399 просмотров
loops for-loop verilog quartus
schedule 18.07.2023
Shift Right (srl) работает неправильно на VHDL Quartus II
Я пытаюсь сделать 8-битный последовательный множитель на Quartus II. Я сделал все симуляции всех блоков, но один показывает ошибку в симуляции VWF. Блок sum_reg выполняет бесконечный сдвиг за очень короткий промежуток времени. В...
281 просмотров
bit-shift vhdl quartus
schedule 12.11.2022
Пытаюсь найти Fmax в VHDL, но получаю лишний цикл задержки
Я хочу увидеть скорость моего проекта VHDL. Насколько мне известно, в программе Quartus II это обозначается Fmax. После компиляции моего дизайна он показывает Fmax 653,59 МГц. Я написал тестовый стенд и провел несколько тестов, чтобы убедиться, что...
532 просмотров
vhdl intel-fpga quartus
schedule 29.07.2022
Verilog: хранить биты в определенном диапазоне битов инициализированного модуля.
Поэтому я следовал руководству EmbeddedMicro по созданию простого 16-битного ЦП с использованием их HDL Lucid. Моя цель - преобразовать это в Verilog в Quartus II. Проблема, с которой я сталкиваюсь, заключается в попытке сохранить биты,...
1576 просмотров
cpu fpga verilog quartus modelsim
schedule 06.06.2023
Входной порт чтения VHDL искажает выходной сигнал
Я запускаю датчик через линию inout . После этого я жду, когда датчик подтянет линию inout к высокому уровню, но у меня возникают проблемы с чтением обратного сигнала inout без искажения моего выходного сигнала. Писать работает, читать нет....
1237 просмотров
fpga vhdl intel-fpga quartus
schedule 01.03.2023
VHDL: ошибка при использовании оператора With Select When
Я изучаю VHDL, используя Altera Max V и Quartus, чтобы сделать несколько примеров, и у меня возникают проблемы при использовании оператора «With Select when». У меня есть простой декодер 2-4 следующим образом: library ieee; use...
1932 просмотров
vhdl quartus
schedule 26.04.2023
Процесс VHDL: неправильное использование процесса?
Я новичок в VHDL и среде разработки Quartus, и я пытаюсь запустить симуляцию некоторого textio, но я должен что-то упустить... Когда я компилирую следующий код (фрагменты которого я заимствовал из OSU VHDL руководство по textio (...
191 просмотров
vhdl quartus
schedule 07.09.2022
Компиляция Verilog HDL в Quartus
Я использую Quartus для моделирования и анализа кода Verilog. Я искал в Интернете и Stack Overflow, но, похоже, не нашел ответов на свой вопрос. Я хочу запустить RTL Viewer с кодом Verilog, который я открываю в Quartus, но когда я открываю сам код...
504 просмотров
verilog quartus
schedule 01.06.2023